1: ITT-2 DDR2 1.8V,.V(F) Config. Mem. JTAG XCFPV048 LEDs SWs Clock (VariClock) DDR2 DDR2 DDR2 FPGA XC5VFX0T General-Purpose LEDs SWs XTAL (2.68kHz) MC
|
|
|
- せぴあ ますはら
- 5 years ago
- Views:
Transcription
![2009 ZEAL-C01 1 ZEAL ZEAL-C01 2 ITT-2 2 [1] 2 ITT-2 Bluetooth ZEAL-C01 ZEAL-S01 ITT-2 ZEAL IC FPGA (Field Programmable Gate Array) MCU (Microcontroller Unit) FPGA](/docs-images/88/115909502/images/1-0.jpg "Xilinx Virtex-5 (XC5VFX0T) MCU Texas Instruments MSP40 (FG4618) ZEAL ITT-2 ZEAL FPGA ZEAL FPGA (PC-5000) PC KB-USB2 (PC Link Plus) PC KEYENCE NR-500 PC : (PC-5000) 4:")
1 2009 ZEAL-C01 1 ZEAL ZEAL-C01 2 ITT-2 2 [1] 2 ITT-2 Bluetooth ZEAL-C01 ZEAL-S01 ITT-2 ZEAL IC FPGA (Field Programmable Gate Array) MCU (Microcontroller Unit) FPGA Xilinx Virtex-5 (XC5VFX0T) MCU Texas Instruments MSP40 (FG4618) ZEAL ITT-2 ZEAL FPGA ZEAL FPGA (PC-5000) PC KB-USB2 (PC Link Plus) PC KEYENCE NR-500 PC : (PC-5000) 4: (NR-500)
2 1: ITT-2 DDR2 1.8V,.V(F) Config. Mem. JTAG XCFPV048 LEDs SWs Clock (VariClock) DDR2 DDR2 DDR2 FPGA XC5VFX0T General-Purpose LEDs SWs XTAL (2.68kHz) MCU ADin1 ADin2 ADref+ ADref- M40FG4618 FPGA Enable ZEAL Enable.V(M) 0.9V 1.0V 1.8V EN511QI EN56QI EN56QI Vin LED Mode SW.V(Z) 0.9V, 1.0V 1.8V,2.5V.V(F) Bluetooth ZEAL Header.V(M) RS-22C JTAG 2.5V.V(F).V(Z) EN55QI EN55QI TPC810 TPC810 2: ITT-2
3 ZEAL FPGA SystemVerilog 0x0( 0 ) ( ) top_zeal.sv 1 2 include "define.sv" 4 module top_zeal( 5 input logic rst,clk,cts, 6 output logic txd ); 8 9 logic out_clk,cts_reg; z_clk z_clk (.in_clk(clk),.*); 12 ZEAL_control ZEAL (.clk(out_clk),.cts(cts_reg),.*); 1 14 // Input buffers 15 always_ff@(posedge clk) begin cts_reg = cts; 1 end endmodule // top_zeal 5: z_clk.sv 1 include "define.sv" 2 module z_clk( 4 input logic in_clk, 5 output logic out_clk 6 ); 8 integer clk_count = 0; 9 10 always_ff@(posedge in_clk)begin out_clk = 0; 1 14 if (clk_count >= ICYCLE) clk_count = 0; 15 else if (clk_count >= ICYCLE/2) out_clk = 1; 1 clk_count++; end // always_ff@ (posedge in_clk) 20 endmodule // z_clk 6: 4 ZEAL-C01 11 ZEAL-C ,200bps ZEAL (1) (2) () ZEAL_control.sv 1 2 include "define.sv" 4 module ZEAL_control( 5 input logic clk,rst,cts, 6 output logic txd = StopBit ); 8 9 logic [4:0] state = 0; 10 logic [:0] data_reg = 0; always_ff@(posedge clk)begin 1 if (rst) begin 14 txd = StopBit; 15 state = 0; data_reg = 0; 1 end 18 else begin 19 unique case(state) 20 0: begin 21 txd = StopBit; 22 if (~cts) begin 2 state = 1; 24 end 25 end : begin 28 txd = StartBit; 29 state = 2; 0 end 1 2 2,,4,5,6,,8: begin txd = data_reg[state-2]; 4 state++; 5 end 6 9: begin 8 txd = data_reg[state-2]; 9 state = 0; 40 data_reg++; 41 data_reg[:2] = 6 h0c; 42 end 4 endcase // case(state) 44 end // else:!if(rst) 45 end // always_ff@ (posedge clk) 46 endmodule // ZEAL_control : 1 module tb_top_zeal; 2 logic rst,clk,cts; 4 logic txd; 5 6 top_zeal ZEAL(.*); 8 initial begin 9 10 rst = 1; 11 clk = 0; 12 cts = 1; 1 14 # rst = 0; 15 # cts = 0; # cts = 1; 1 # cts = 0; 18 # rst = 1; 19 # $stop; end 22 2 always #5 clk = ~clk; endmodule // tb_top_zeal tb_top_zeal.sv 8:
4 10: define.sv 1 ifndef define_sv 2 define define_sv 4 define MHz // Clock Frequency 5 define BaudRate define ICYCLE MHz* / BaudRate 8 define StartBit 0 9 define StopBit endif 9: (2) ZEAL BTA FPGA Bluetooth () Bluetooth Bluetooth Bluetooth PDA NR-500 PC-5000 PC NR-500 1usec NR-500 PC-5000 NR-500 PC-5000 PC-5000 PC ZEAL-C FPGA Bluetooth MCU Bluetooth
5 11: (NR-500) 15: (NR-500) 12: (PC-5000) : (PC-5000) ZEAL 1: (NR-500) [1] Tanaka, R. and Tanaka, K.: A Power Consumption Analysis of General-Purpose Bluetooth Wireless Communication Modules, in Proceedings of the 24th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2009), pp (2009). 14: (PC-5000)
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( ) DELPHINUS 2
30 1631158 1 29 () 1 DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( 0.010.1 ) DELPHINUS 2 1 4 1.1............................................ 4 1.2 (Lunar Impact Flush)............................. 4 1.3..............................................
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
Arduino UNO IS Report No. Report Medical Information System Laboratory
Arduino UNO 2015 2 25 IS Report No. Report Medical Information System Laboratory Abstract ( ) Arduino / Arduino Bluetooth Bluetooth : Arduino Arduino UNO Arduino IDE micro computer LED 1............................
2 1,384,000 2,000,000 1,296,211 1,793,925 38,000 54,500 27,804 43,187 41,000 60,000 31,776 49,017 8,781 18,663 25,000 35,300 3 4 5 6 1,296,211 1,793,925 27,804 43,187 1,275,648 1,753,306 29,387 43,025
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
(Making the electronic circuit with use of micro-processor)
(Making the electronic circuit with use of micro-processor) 1055083 1 1 2 3 4 2L T = Vs T = 1 34000 2 = 58.824 5 4069 9V R1 1k Q1 NPN R2 1k
電卓の設計 1
電卓の設計 1 FPGA Express と MAXPLUS2 に よる FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2 どうして電卓なの? その場で 10 キーを使って動かせる プロセッサだと プログラムを考えたり メモリとのインタフェースが必要
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
Kazutoshi Kobayashi (kobayasi kit.ac.jp)
Kazutoshi Kobayashi (kobayasi kit.ac.jp) 2009 11 24-25 1 1 1.1.................................. 1 1.2,............................ 1 2 2 2.1 FPGA.................... 2 2.2 Verilog-HDL........................
untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
2
C-DR0905 1 2 3 4 5 6 7 8 9 2 3 4 5 6 7 8 9 10 11 12 13 1 2 3 4 5 6 7 8 9 14 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 15 1 2 3 4 5 6 7 8 9 16 1 2 3 4 5 6 7 8 9 ON MAIN AC IN~ 100V OFF Y/C VIDEO OUTPUT A OUTPUT
Microsoft PowerPoint - FPGA
PLD と FPGA VLD 講習会 京都大学小林和淑 1 PLD FPGA って何 PLD: Programmable Logic Device プログラム可能な論理素子 FPGA: Field Programmable Gate Array 野外でプログラム可能な門の隊列? Field: 設計現場 Gate Array: 論理ゲートをアレイ上に敷き詰めたLSI MPGA: Mask Programmable
untitled
TH-47LFT30J TH-47LFX30J 1 2 3 4 - + - + EXT SP TH-47LFT30J TOUCH PANEL USB PC IN DVI-D IN AV IN SERIAL AUDIO (DVI-D / PC) 1 11 2 12 3 13 4 5 6 7 8 9 10 14 15 16 17 18 19 1 3 HDMI AV OUT 2 4 18
スライド 1
FPGA/HDLを活用したソフトウェア並列処理の構築 goyoki @ 並列プログラミングカンファレンス 自己紹介 goyoki(hatena/twitter) 千里霧中 http://d.hatena.ne.jp/goyoki/ 組込みエンジニア Doxygen 日本語メンテナ 主にテスト関連コミュニティで情報発信 yomite.swtest xunit Test Patterns 読書会等 概要
Microsoft PowerPoint - Lec pptx
Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
POCO の 1 サイクルマイクロアーキテクチャ POCO は 作りながら学ぶコンピュータアーキテクチャ ( 倍風館 ) で使っている教育用の 16 ビット RISC である www.am.ics.keio.ac.jp/parthenon/pocobook/ も参照のこと POCO の構成 1 + + ext func[2:0] 2:0 THB ADD 00 01 10 comsel com S A
Design at a higher level
Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4
2nd-1.dvi
7 ZEAL : OptiPlex GX 7 ZEAL ZEAL-Z ZEAL-C ZEAL-C CPU Memory OS Intel Pentium (3GHz) GB Windows Vista Business (-bit) ZEAL Microsoft Windows Mobile 5. ZEAL Bluetooth 3 ZEAL 5 Microsoft Visual C# 5 66 OS
, FPGA Verilog-HDL
Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2007 12 19-20 1 1 1.1...................................... 1 1.2,................................. 1 2 2 2.1 FPGA......................... 2 2.2 Verilog-HDL.............................
IPSJ SIG Technical Report Vol.2013-ARC-203 No /2/1 SMYLE OpenCL (NEDO) IT FPGA SMYLEref SMYLE OpenCL SMYLE OpenCL FPGA 1
SMYLE OpenCL 128 1 1 1 1 1 2 2 3 3 3 (NEDO) IT FPGA SMYLEref SMYLE OpenCL SMYLE OpenCL FPGA 128 SMYLEref SMYLE OpenCL SMYLE OpenCL Implementation and Evaluations on 128 Cores Takuji Hieda 1 Noriko Etani
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
ADZBT1 Hardware User Manual Hardware User Manual Version 1.0 1/13 アドバンスデザインテクノロジー株式会社
Hardware User Manual Version 1.0 1/13 アドバンスデザインテクノロジー株式会社 Revision History Version Date Comment 1.0 2019/4/25 新規作成 2/13 アドバンスデザインテクノロジー株式会社 目次 1 Overview... 4 2 Block Diagram... 5 3 機能説明... 6 3.1 Power
Lab GPIO_35 GPIO
6,GPIO, PSoC 3/5 GPIO HW Polling and Interrupt PSoC Experiment Lab PSoC 3/5 GPIO Experiment Course Material 6 V2.02 October 15th. 2012 GPIO_35.PPT (65 Slides) Renji Mikami Renji_Mikami@nifty.com Lab GPIO_35
1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/
1 Kazutoshi Kobayashi kobayasi@ieeeorg 2002 12 10-11 1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/kobayasi/kobayasi/refresh/indexhtml,,
Cyclone IIIデバイスのI/O機能
7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III
matrox0
Image processing products Hardware/Software Software Hardware INDEX 4 3 2 12 13 15 18 14 11 10 21 26 20 9 8 7 6 5 Hardware 2 MatroxRadient 3 MatroxSolios MatroxMorphis MatroxVio 10 MatroxOrionHD 11 MatroxConcord
PowerPoint プレゼンテーション
LSI Web Copyright 2005 e-trees.japan, Inc. all rights reserved. 2000 Web Web 300 Copyright 2005 e-trees.japan, Inc. all rights reserved. 2 LSI LSI ASIC Application Specific IC LSI 1 FPGA Field Programmable
ETCB Manual
ETCB Manual HARDWARE & PROGRAMMING MANUAL 目次 始めに ETCB 仕様 開発環境の構築 01 始めに 始めに 始めに 注意事項 免責事項 同梱品 02 始めに サポート 03 ETCB 仕様 ETCB 仕様 概要 仕様 項目サブ項目内容電源推奨入力電圧 6.6V~12V 最大入力電圧 16V 出力電圧内部 3.3V 外部 5.0V 最大出力電流値最大 2.2A
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
strtok-count.eps
IoT FPGA 2016/12/1 IoT FPGA 200MHz 32 ASCII PCI Express FPGA OpenCL (Volvox) Volvox CPU 10 1 IoT (Internet of Things) 2020 208 [1] IoT IoT HTTP JSON ( Python Ruby) IoT IoT IoT (Hadoop [2] ) AI (Artificial
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
TH-42/47/55LF6J,TH-42/47/55LF60J
- + - + 1 2 M3 HDMI HDMI AV OUT HDMI AV OUT DVD DVD 19 3 1 18 4 2 11 12 13 14 15 16 17 18 19 10 DVD VIDEO OUT VCR AUDIO OUT L R RCA-BNC RCA-BNC Y PB PR OUT RGB OUT L R AUDIO OUT RGB DVD DVI-D PC DVI 5
消火まえがき.qxd
119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 1100 1200 1300 1400 1500 1600 1700 1800 1900 2000 2100 1032MHz 1489MHz 1895MHz 2150MHz 142 143 144 145 146 147
2009 1. 2. 3. 4. 5. 2 2009 CONTENTS 4 6 8 TOPIC 01 10 TOPIC 02 11 TOPIC 03 12 TOPIC 04 14 TOPIC 05 15 TOPIC 06 15 TOPIC 07 16 18 18 19 20 21 22 22 22 23 24 25 26 27 27 27 28 29 30 TOPIC 08 16 TOPIC 09
LSI LSI 2
LSI LSI 2 P=CV 2 F 3 4 5 EDA Electric Design Automation) LSI CAD Computer Aided Design) Verilog Verify Logic VHDL VHSIC Description Language) SystemC C SFL Structured Functional description Language) NTT
MAX191 EV J
-0; Rev ; / µ µ PART TEMP. RANGE BOARD TYPE MAXEVSYS-DIP 0 C to +0 C Through-Hole MAXEVKIT-DIP 0 C to +0 C Through-Hole 0CMODULE-DIP 0 C to +0 C Through-Hole Evaluates: MAX Maxim Integrated Products Evaluates:
Microsoft PowerPoint - slide
ディジタル回路設計の基礎 京都大学情報学研究科小林和淑 kobayasi@i.kyoto-u.ac.jp 内容 単相クロック完全同期回路 構成要素 D フリップフロップ 同期回路の性能 ハードウエア設計手法 論理設計手法の歴史 ハードウエア記述言語 RTL 設計 LSI の設計フロー セルベース設計とゲートアレイ PLD と FPGA 2 単相クロック完全同期回路 同期回路とは? 時間方向を同期パルス
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
TH-47/42LF30J
TH-47LF30J TH-42LF30J TY-ST20-K TY-FB10HD - + - + AUDIO IN (COMPOSITE) AV IN DVI-D IN, DVI-D OUT VIDEO SERIAL IN, SERIAL OUT PC IN COMPONENT/RGB IN AUDIO IN (COMPONENT / RGB) AUDIO IN (DVI-D / PC)
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
LSI LSI
EDA EDA Electric Design Automation LSI LSI FPGA Field Programmable Gate Array 2 1 1 2 3 4 Verilog HDL FPGA 1 2 2 2 5 Verilog HDL EDA 2 10 BCD: Binary Coded Decimal 3 1 BCD 2 2 1 1 LSI 2 Verilog HDL 3 EDA
損保ジャパンの現状2011
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 62 63 64 65 66 67 68 69
.o...EPDF.p.indd
Social and Environmental report 28 1 2 3 5 7 9 11 12 17 18 19 22 24 25 26 27 28 29 3 2 3 4 5 6 7 4 1 2 5 3 6 8 9 1 1 2 3 4 11 12 1 2 3 4 13 14 1 2 3 4 5 6 7 8 15 16 17 1 2 3 18 19 1 2 3 4 2 21 1 2 3 4
SICE東北支部研究集会資料(2009年)
計測自動制御学会東北支部第 5 回研究集会 (9.7.5) 資料番号 5- FPGA を用いたステッピングモータの制御に関する検討 Control of a Stepping Motor using FPGA 萩原正基 *, 秋山宜万 *, 松尾健史 *, 三浦武 *, 谷口敏幸 * Masaki Hagiwara*, oshikazu Akiyama*, Kenshi Matsuo*, Takeshi
組込みシステムシンポジウム2011 Embedded Systems Symposium 2011 ESS /10/20 FPGA Android Android Java FPGA Java FPGA Dalvik VM Intel Atom FPGA PCI Express DM
Android Android Java Java Dalvik VM Intel Atom PCI Express DMA 1.25 Gbps Atom Android Java Acceleration with an Accelerator in an Android Mobile Terminal Keisuke Koike, Atsushi Ohta, Kohta Ohshima, Kaori
計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」
計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus
untitled
Ver.1 29/5/2009 1 UNISEC (UNIversity Space Engineering Consortium) UNITEC-1 (UNIsec Technological Experiment Carrier-1) 2010 5 UNITEC-1 GHz C CW UNISEC AMSAT UNITEC-1 TBD CW UNITEC-1, 2 1. UNITEC-1 UNISEC
1
Ver.1.04 Reference Document For LCD Module Product No Documenet No 1B3GB02 SPC1B3GB02V104 Version Ver.1.04 REPRO ELECTRONICS CORPORATION Maruwa Building 2F,2-2-19 Sotokanda,Chiyoda-ku,Tokyo 1001-0021 Japan
2014-11.key
2014-11 1 2 3 4 5 7 8 9 10 11 12 PC 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 45 46 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68
「東京こどもネット・ケータイヘルプデスク（こたエール）」平成22年度相談実績の概要
734, 35% 62, 11% 84, 16% 530, 26% 235, 11% PC) 396, 73% 579, 28% ) (21 ) 2 3 4 5 6 7 8 9 10 11 12 13 200 150 100 22 182 200 150 100 22 50 54 PC 49 52 PC 50 41 14 17 1 1 4 16 3 6 14 180 250 200 150 235
6 30 2005 10 1 65 2,682 00 21.9 481 1 2,776 21.0 15 1,740 00 5.8 107 13.6 40 2025 24.2-0 - -1 - -2 - -3 - -4 - -5 - -6 - -7 - -8- -9 - - 10 - -11 - - 12 - - 13-10 11 59 4 59 3 10 17 - 14 - - 15 - - 16
DEIM Forum 2017 H2-2 Android LAN Android 1 Android LAN
DEIM Forum 2017 H2-2 Android LAN 112-8610 2-1-1 163-8677 1-24-2 E-mail: {ayano,oguchi}@ogl.is.ocha.ac.jp, sane@cc.kogakuin.ac.jp Android 1 Android LAN Ayano KOYANAGI, Saneyasu YAMAGUCHI, and Masato OGUCHI
LMC7101/101Q Tiny Low Pwr Op Amp w/Rail-to-Rail Input and Output (jp)
,Q /Q Tiny Low Power Operational Amplifier with Rail-to-Rail Input and Output Literature Number: JAJS809 CMOS SOT23-5 CMOS LMC6482/6484 PHS (PDA) PCMCIA 5-Pin SOT23 CMOS 19940216 33020 23900 11800 2006
TH-65LFB70J TH-50LFB70J
TH-65LFB70J TH-50LFB70J TY-ST42P50 TY-CE42PS20 TY-ST65P20 TY-FB9BD TY-FB11DD TY-ST50PB2 TY-FB11DHD TY-ST65PB2 TY-FB9HD TY-ST58PF20 TY-FB10HD TY-FB10HMD TY-WK42PV20 ET-YFB100 TY-WK42PR20 TY-WK65PR20
untitled
. -28- 1 1 2-29- 11 USB -30- -31- -32- -33- -34- 11-35- 3-36- -37- 2-38- -39- -40- -41- -42- 11-43- -44- -45- 3-46- -47- 11-48- 1-49- -50- -51- -52- -53- -54- 1-55- 1 3-56- -57- -58- 11-59- -60- -61- 1-62-
推奨されるHDLコーディング構文
6. HDL QII51007-6.0.0 HDL HDL HDL HDL HDL Quartus II Volume 1 Design Recommendations for Altera Devices Quartus II EDA HDL Quartus II Volume 1 Altera Corporation 6 1 Quartus II Volume 1 LPM DSP LVDS PLL
FdData社会地理
[ [ 1(3 ) [ 2(3 ) A C [ [ [ 3(2 ) (1) X Y Z (2) X Y Z 3,000m [ 4(3 ) [ [ [ 5(2 ) ( ) 1 [ [ 6( ) (1) A (2) (1) B [ 7(3 ) (1) A (2) A (3) A 2 [ 8(2 ) [ 9(3 ) 2 [ 10(2 ) A H [ [ 11( ) A H 3 3 [ 12(2 ) [ (
消防力適正配置調査報告
8 5 5 20 11 22 4 25 1.1 1 1.2 1 1.3 2 2.1 6 2.2 6 2.3 8 2.4 8 2.5 9 3.1 10 3.2 10 3.3 13 4.1 15 4.2 17 4.3 19 4.4 21 4.5 23 (1) - 1 - (2) (1) ()1 ( ) 8 1 1 143 116 (2) 1-2 - 26 24 19 24 6 21 24 4 19 24
Microsoft Word - 01Ł\”ƒ.doc
226821,416* 13,226 22 62,640 46,289 13,226 28.6 * 8,030 4,788 408 13,226 2,249 2,868 55 5,173 2,153 716 93 2,962 3,628 1,204 260 5,092 173 10 361 25.5% 40 220 112 50.9% 4,922 804 16.3% 3040 141 54 38.3%
XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices
XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2
Microsoft PowerPoint - 01_Vengineer.ppt
Software Driven Verification テストプログラムは C 言語で! SystemVerilog DPI-C を使えば こんなに便利に! 2011 年 9 月 30 日 コントローラ開発本部コントローラプラットフォーム第五開発部 宮下晴信 この資料で使用するシステム名 製品名等は一般にメーカーや 団体の登録商標などになっているものもあります なお この資料の中では トレードマーク
Microsoft PowerPoint - slide
ディジタル 回 路 設 計 の 基 礎 京 都 大 学 情 報 学 研 究 科 小 林 和 淑 kobayasi@i.kyoto-u.ac.jp 内 容 単 相 クロック 完 全 同 期 回 路 構 成 要 素 Dフリップフロップ 同 期 回 路 の 性 能 ハードウエア 設 計 手 法 論 理 設 計 手 法 の 歴 史 ハードウエア 記 述 言 語 RTL 設 計 LSIの 設 計 フロー セルベース
1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i
1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
5 ISMS 5 4 PC PC USB PDA 2
3 3 1 2 1 1 2 4 1 2 1 1 1 5 ISMS 5 4 PC PC USB PDA 2 16 1 16 1 4 3 PC USB 4 5 1 6 6 506 507 507 6 5000 JIS 7 3 3 8 1 4 Web 2 15 16 9 1 OK 2 10 20 3 10 4 19 100 1 0 100 1000 1 11 3 10 50 A B C 3 4 10 50
b n m, m m, b n 3
13th Annual Worlds of Flavor International Conference & Festival z x c v z x c v 2 b n m, m m, b n 3 . 0 1 2 3 4 5. 0 1 2 3 4 4 5 6 7 8 6 7 8 5 9 0 1 2 3 9 0 1 2 3 6 4 5 6 7 8 4 5 6 7 8 9 7 0 1 2 3 9 0
野岩鉄道の旅
29th 5:13 5:34 5:56 6:00 6:12 6:20 6:21 6:25 6:29 6:31 6:34 6:38 6:40 6:45 6:52 6:56 7:01 7:07 7:11 7:32 7:34 7:50 7:58 8:03 8:17 8:36 8:44 5:50 5:54 6:15 6:38 6:39 6:51 6:59 6:59 7:03 7:08 7:08 7:11 7:15
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
73 p.1 22 16 2004p.152
1987 p.80 72 73 p.1 22 16 2004p.152 281895 1930 1931 12 28 1930 10 27 12 134 74 75 10 27 47.6 1910 1925 10 10 76 10 11 12 139 p.287 p.10 11 pp.3-4 1917 p.284 77 78 10 13 10 p.6 1936 79 15 15 30 80 pp.499-501
122011pp.139174 18501933
122011pp.139174 18501933 122011 1850 3 187912 3 1850 8 1933 84 4 1871 12 1879 5 2 1 9 15 1 1 5 3 3 3 6 19 9 9 6 28 7 7 4 1140 9 4 3 5750 58 4 3 1 57 2 122011 3 4 134,500,000 4,020,000 11,600,000 5 2 678.00m
Microsoft Word - 映画『東京裁判』を観て.doc
1 2 3 4 5 6 7 1 2008. 2 2010, 3 2010. p.1 4 2008 p.202 5 2008. p.228 6 2011. 7 / 2008. pp.3-4 1 8 1 9 10 11 8 2008, p.7 9 2011. p.41 10.51 11 2009. p. 2 12 13 14 12 2008. p.4 13 2008, p.7-8 14 2008. p.126