Microsoft PowerPoint - 01-VerilogSetup-2018.pptx

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きょうすけかくはり
4 years ago
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1 2018 年 4 月 13 日ハードウエア設計論 :2 ハードウエアにおける設計表現ハードウエア設計記述言語 VerilogHDL ~ 状態遷移と順序機械 ~ TA2 名 : 古賀杉山が担当します Ubuntu を起動し verilog が実行できる状態にしておいてください 38

2 VerilogHDL の基本構文 : プロセス文 1. always( イベント ) ブロックイベントが発生した場合にブロック内を 1 回実行次のイベントが発生するまで待つ 1. always #10 ck<=~ck; 1. クロックの定義 2. ck) 1. 順序機械の定義 : エッジセンシティブ posedge: 立ち上がりエッジ negedge: 立下りエッジ 3. always (reset) 1. 組み合わせ回路の定義 : レベルセンシティブ 2. Initial ( イベント ) ブロック 1. ブロック内を 1 回実行し終了 39

3 VerilogHDL の基本構文 : 手続き文条件分岐 if 文 if 条件式文 else 文 case 文 :casez: z も条件に入れられる casex: x, z も条件に入れられる case 条件式値 1: 文値 2: 文 default: 文 case ループ for: 文 1 を実行し条件式が真の場合文 2 文 3 を実行その後条件式が真の間文 2 文 3 を繰り返す for( 文 1 ; 条件式 ; 文 3 ) 文 2 while: 条件式が真の間文を繰り返し実行する while( 条件式 ) 文 forever: 繰り返し文を実行するループから脱出には disable 文を用いる forever 文 wait: 条件式が真になるまで実行をストップする wait( 条件式 ) 40

4 順序機械の構成の原則 always 文を使用する場合原則としてリセット ( 初期化 ) を必ず実装しておく同期リセット : クロックに同期してリセット実行 always ck) ) begin if( rst ) リセットの実行 else 順序機械の記述非同期リセット : リセット信号入力で直ちにリセット実行 always ck) or rst ) begin if( rst ) リセットの実行 else 順序機械の記述 41

5 基本構文 : 手続きと順序機械 4 ビットカウンタ count4.v 入出力の宣言 reg 型の宣言 always 手続きブロック手続き代入文 ( ノンブロッキング ) module count4(out,ck); output [3:0] out; input ck; reg [3:0] q; ck) begin q <= q+1; assign out = q; module 42

6 Verilog と時間 module count4(out,ck); output [3:0] out; input ck; reg [3:0] q; ck) begin q <= q+1; assign out = q; module always 内の条件が満たされるたびに実行される継続的に代入が実施される ( つまり q が変化するごとに out が変化する ck q 時間 q=q+1 q=q+1 q=q+1 q=q+1 q=q+1 out out=q out=q out=q out=q out=q 43

7 count4r.v VerilogHDL の基本構文全ての構文は module / module で囲む if else 構文全ての構文はセミコロンで区切る module count4r(out,ck,res); output [3:0] out; input ck, res; 構文が複数行になる場合には reg [3:0] q; begin / で囲う ck or negedge res) begin if(!res) q<= 0; else q <= q+1; assign out = q; module res=0 のとき q に 0 を代入 ( リセット ) 44

8 Verilog と時間 t=0 t=40 t=80 t=120 t=160 t=200 module add4(s,a,b); output [4:0] s; input [3:0] a,b; assign s=a+b; module initial 構文はプログラム言語同様に逐次実行時間経過を表示 : 表示がない場合には 0(δ 時間 ) module testadd4; wire [4:0] s; reg [3:0] a, b; initial begin $monitor( %t %b + %b = %b, $time, a, b, s); a <= 0; b <= 0; #40 a <= 1; b <= 3; #40 a <= 4; b <= 8; #40 a <= $random; b <= $random; #40 a <= $random; b <= $random; #40 $finish; add4 add ( s,a,b ); module = = = = =

9 VerilogHDL の基本構文 : 代入代入の時間関係手続代入 1 の後に 2 が実行 1 と 2 は同時に実行継続代入ハードウエアの記述では必ずノンブロッキング代入を使用するテストベンチの記述にはブロッキング代入を用いてもよい 46

10 testcount4.v システムタスク : $monitor: 変化ごとに表示 initial 手続きブロックシステムタスク : $finish シミュレーション終了 always 構文は条件が満たされるたびに実行される ( つまり 10 単位時間ごとに ck が ~ck (ck の論理反転 ) になる 20 周期のクロックが生成されるテストベンチ module testcount4; wire [3:0] out; reg ck; initial begin $monitor( %t %b %b, $time, ck, out); ck<=0; #350 $finish; always #10 ck <= ~ck; count4 cnt ( out, ck); module テスト対象のモジュールを呼び出す継続的代入同様に常に実行 ( 変化が即時に伝搬する initial 構文はプログラム言語同様に逐次実行 % iverilog testcount4.v count4.v %./a.out 0 0 xxxx 10 1 xxxx 20 0 xxxx 30 1 xxxx?????? リセットしなくてはレジスタ型変数の値が不定 47

11 testcount4r.v システムタスク : $monitor: 変化ごとに表示 initial 手続きブロックシステムタスク : $finish シミュレーション終了被検証用モジュールの呼び出し ( インスタンス化宣言 ) モジュール名テストベンチ module testcount4r; wire [3:0] out; reg ck, res; initial begin $monitor( %t %b %b %b, $time, ck, res, out); ck<=0; res<=0; #40 res <= 1; #350 $finish; 入出力信号名 always #10 ck <= ~ck; count4r cnt ( out, ck, res ); module インスタンス名 ( 任意 ) 48

12 いざ実行 % iverilog testcount4r.v count4r.v %./a.out

13 GUI 出力用のテストベンチ GUI 表示用データの出力制御システムタスク : $monitor: 変化ごとに表示 initial 手続きブロックシステムタスク : $finish シミュレーション終了被検証用モジュールの呼び出し ( インスタンス化宣言 ) モジュール名 module testcount4rgui; wire [3:0] out; reg ck, res; initial begin $dumpfile( count4.vcd ); $dumpvars; $monitor( %t %b %b %b, $time, ck, res, out); ck<=0; res<=0; #40 res <= 1; #350 $finish; 入出力信号名 always #10 ck <= ~ck; count4r cnt ( out, ck, res ); インスタンス名 module ( 任意 ) 50

14 記述誤りとエラーの例から alu_e1.v.. alu_e5.v をダウンロードして iverilog でコンパイル alu_e1.v alu_e1.v:8: syntax error alu_e1.v:7: error: syntax error in reg variable list. きちんと記述しているはずなのにエラーが出る場合たいていは前の行の最後の ; がないその結果 syntax error in reg variable list となる alu_e2.v alu_e2.v:13: error: C is not a reg/integer/time in alu. alu_e2.v:7: : C is declared here as wire. Elaboration failed wireに対して手続き代入をしようとしている alu_e3.v alu_e3.v:16: error: reg OUT; cannot be driven by primitives or continuous assignment. 2 error(s) during elaboration. regに対して継続代入をしようとしている alu_e4.v alu_e4.v:1: error: Port CTR (4) of module alu is not declared within module. alu_e4.v:12: error: Unable to bind wire/reg/memory `CTR' in `alu' Elaboration failed 入出力ポートの定義がない alu_e5.v alu_e5.v:6: error: CTR in module alu declared as input and as a reg type. 1 error(s) during elaboration. 入力ポートに対してreg 定義をしようとしている 51

15 順序機械の実現簡単な状態機械を実現してみよう x > 0 x = 15 x < 15 状態 A クロックごとに x = x 1 x = 0 状態 B クロックごとに x = x+1 入力 : クロックリセット出力 :x 52

16 状態の定義状態変数 : st, 状態 A: st=0, 状態 B: st=1, リセット時状態 :A 変数 : x リセット時 : x=0 x > 0 x = 15 x < 15 状態 A クロックごとに x = x 1 x = 0 状態 B クロックごとに x = x+1 入力 : クロックリセット出力 :x 53

17 状態機械の構成 ck) begin if( st == 0 ) begin // State A if( x == 0 ) st <= 1; else x<=x-1; else begin // State B if( x == 15 ) st <= 0; else x<=x+1; 全体 module stm(ck,rst,x); input ck,rst; output [3:0] x; reg [3:0] x; reg st; ck) begin if( rst == 1 ) begin st <= 0; x <= 0; else begin module 54

18 stm.v 全体 module stm(ck,rst,x); input ck,rst; output [3:0] x; reg [3:0] x; regst; ck) begin if( rst == 1 ) begin st <= 0; x <= 0; else begin if( st == 0 ) begin if( x == 0 ) st <= 1; else x <= x-1; else begin if( x == 15 ) st <= 0; else x<= x+1; 複数行にわたる場合には必ず begin ~ でくくる module テストベンチ module simstm; reg ck, rst; wire [3:0] x; initial begin $dumpvars; $dumpfile( stm.vcd ); $monitor( "st = %b: x=%x", s.st, x ); ck=0; rst=0; #20 rst=1; #60 rst=0; #1000 $finish; always #10 stm module simstm.v s(ck,rst,x); ck=~ck; モジュール内変数の参照 55

19 VerilogHDL の実行結果の確認実行結果 % iverilog simstm.v stm.v %./a.out エラー例 % iverilog simstm.v stm.v simstm.v:9: syntax error simstm.v:8: error: malformed statement ありがちなエラー wire 型に手続き代入 ( <= ) をしようとしている reg 型に継続代入 ( assign 文 ) をしようとしている 56

20 VerilogHDL の実行結果の確認正常な場合 ck = 0, st = x: x=x ck = 1, st = x: x=x ck = 0, st = x: x=x ck = 1, st = 0: x=0 ck = 0, st = 1: x=e ck = 1, st = 1: x=f ck = 0, st = 1: x=f ck = 1, st = 0: x=f ck = 0, st = 0: x=f ck = 1, st = 0: x=e ck = 0, st = 0: x=1 ck = 1, st = 0: x=0 ck = 0, st = 0: x=0 ck = 1, st = 1: x=0 ck = 0, st = 1: x=0 ck = 1, st = 1: x=1 初期化されるまでは値は x を持つ x=f の時は状態のみを遷移させる状態遷移後次のクロックからxの減算が始まる x=0 の時は状態のみを遷移させる状態遷移後次のクロックからxの加算が始まる 57

21 simstm.v module simstm; reg ck, rst; wire [3:0] x; initial begin $dumpvars; $dumpfile( stm.vcd ); $monitor( "st = %b: x=%x", s.st, x ); ck=0; rst=0; #20 rst=1; #60 rst=0; #1000 $finish; always #10 ck=~ck; グラフィカルに見たいクリックすると下位モジュール名が表示される % iverilog simstm.v stm.v %./a.out % gtkwave stm.vcd stm s(ck,rst,x); module 選択したモジュール内の信号が表示される信号を選択して App すると右画面に波形が表示 58

22 モジュール間の変数の参照 module A (*****) reg hoge1, hoge2, hoge3; module module TOP_A; A InstanceNameA (**** ); simstm.v テストベンチ module simstm; stm s(ck,rst,x); $monitor( "st = %b: x=%x", s.st, s.x ); module ハードウエアとしては module Aの内部の変数を参照するためにはポートから出力する必要がある不便なのでシミュレーションとしては TOP_Aモジュールから InstanceNameA. hoge1 という形で InstanceNameAとして定義したモジュール内の変数を参照することができる 59

23 演習 2 add4.v, testadd41.vをダウンロードして実行 add4.vを修正し減算をするsub4.v, 乗算をする mul4.vを作成しそれらに対応するテストベンチ testsub41.v, testmul41.vを作成して実行し結果を確認課題 2-1 課題 2-2 sub4.v mul4.v 60

24 演習 2 のヒント module sub4(s,a,b); output [4:0] s; input [3:0] a,b; module mul4(s,a,b); output [7:0] s; input [3:0] a,b; ここを埋めてください module module 結果の例 2 の補数表現 1,0 を反転させて 1 を足す結果の例 = = = = = * 0000 = * 0011 = * 1000 = * 0001 = * 0011 =

25 演習 2 のテストベンチの例 module testsub4; wire [4:0] s; reg [3:0] a, b; initial begin $monitor( %t %b - %b = %b, $time, a, b, s); a = 0; b = 0; #40 a = 1; b = 3; #40 a = 4; b = 8; #40 a = $random; b = $random; #40 a = $random; b = $random; #40 $finish; sub4 sub ( s,a,b ); module module testmul4; wire [7:0] s; reg [3:0] a, b; initial begin $monitor( %t %b * %b = %b, $time, a, b, s); a = 0; b = 0; #40 a = 1; b = 3; #40 a = 4; b = 8; #40 a = $random; b = $random; #40 a = $random; b = $random; #40 $finish; mul4 mul ( s,a,b ); module 注意 : ハードウエア記述そのものではノンブロッキング代入を用いなくてはいけないがテストベンチ記述においてはノンブロッキングブロッキングどちらを用いても結果に差は生じない

26 testadd42.v もう少し洒落たテストベンチ module testadd42; wire [4:0] s; reg [3:0] a, b; reg ck; initial begin $monitor( %t %b + %b = %b, $time, a, b, s); a = 0; b = 0; ck = 0; #400 $finish; always #10 ck = ~ck; ck) begin a = $random; b = $random; add4 add ( s,a,b ); module % iverilog testadd42.v add4.v %./a.out = = = = = = = = = =

27 testadd43.v 全数をチェックしたければ module testadd43; wire [4:0] s; reg [3:0] a, b; reg ck; % iverilog testadd43.v add4.v %./a.out initial begin $monitor( %t %b + %b = %b, $time, a, b, s); a = 0; b = 0; ck = 0; always #10 ck = ~ck; ck) begin if( s!= a + b ) begin $finish; if( a == h f && b == h f ) begin $display( OK n ); $finish; ck) begin {b,a} = {b,a} + 1; 連接 add4 add ( s,a,b ); module = = = = = = = = = = OK 64

28 simfulladd.v module simfulladd; テストベンチ wire s, cout; reg x, y, cin, ck, flag; initial begin $monitor( "%t Input (x, y, cin) -> Output (s, cout): (%b, %b, %b) -> (%b, %b)", $time, x, y, cin, s, cout); x <= 0; y <= 0; cin<=0; ck <= 0; flag <= 0; always #10 ck <= ~ck; ck) begin if( s!= (x ^ y ^ cin) cout!= (x & y x & cin y & cin) ) begin flag <= 1; $finish; if( {cin,x,y} == 3'b 111 ) begin $display( "OK n" ); $finish; ck) begin {cin,x,y} <= {cin,x,y} + 1; FullAdderFunction add ( x, y, cin, cout, s ); 65 module

29 その他 1 連接 { 式 1, 式 2}: 式 1, 式 2 をつなげる {0101, 1100} { 定数式 { 式, 式 } }:{} 内を定数式の値だけ繰り返す { 5 {10} } レンジ式 [ 定数 1: 定数 2]:a[6:3] a[6], a[5], a[4], a[3] [ 式 +: 定数 ]: a[p*8+:4] P=0 の時 a[3:0], P=1 の時 a[11:8] [ 式 : 定数 ]:a[p*8 :4] P=1 の時 a[8:5], P=2 の時 a[16:13] 66

30 VerilogHDL の基本構文 : 関数タスク function: 戻り値は関数名を左辺に指定した代入 function ビット幅関数名 ; input ビット幅変数名 ; 宣言シーケンシャル文 function 関数呼び出しは a <= 関数名 ( 引数 ) task: 戻り値は output もしくは inout 変数として宣言 task タスク名 ; input ビット幅変数名 ; output ビット幅変数名 ; 宣言シーケンシャル文 task タスク呼び出しはタスク名 ( 引数 1, 引数 2 ) 67

31 演習 3 count4r.v, testcount4r.v をダウンロードして実行 count4r.v を修正しデクリメント ( クロックごとに -1) するcount4rs.v, 2づつ加算する count4r2.v, 2 倍づつ乗算するcount4r2m.vを作成しそれらに対応するテストベンチ testcount4rs.v, testcount4r2.v, testcount4r2m.v を作成して実行し結果を確認課題 3-1 count4rs.v 課題 3-2 count4r2.v 課題 3-3 count4r2m.v 68

32 演習 3 の期待される結果 count4rs.v count4r2.v 初期値を 1(0 以外 ) にしておく必要あり count4r2m.v オーバーフローすると以後 0 となる

33 演習 4: 簡単な演算器 1 入力 A:8 ビット入力 B:8 ビット出力 O:8 ビット制御入力 CTR:4 ビット 0000: 加算 0001: 減算 1000: 論理積 1001: 論理和 1010: 排他的論理和 1011: 反転 1100: 1 ビット右シフト (0 で埋める ) 1101: 1 ビット左シフト (0 で埋める ), 1110: 1 ビット右ローテーション (MSB を LSB で埋める ), 1111: 1 ビット左ローテーション (LSB を MSB で埋める ) 入力はクロックの立ち上がりで取り込み 1 クロック後の立ち上がりで出力 70

34 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, O; reg [3:0] C; wire [7:0] OUT; module alu.v alu.v として作成し upload すること実装例 1 順序機械 1 ck) begin INA <= A; INB <= B; C <= CTR; O <= OUT; 継続代入で実現 assign OUT=(C== b0000? INA + INB : (C== b0001? INA - INB : (C== b1000? INA & INB : (C== b1001? INA INB : (C= b1010? INA ^ INB : (C== b1011? ~INA : (C== b1100? INA>>1 : (C== b1101? INA<<1 : (C== b1110? {INA[0],INA[7:1]} : (C== b1111? {INA[6:0],INA[7]} : 8 b0 )))))))))); 71

35 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, OUT, O; reg [3:0] C; module alu2.v 実装例 2 順序機械 ck) begin C <= CTR; INA <= A; INB <= B; case (C) b0000 : O <= INA + INB; b0001 : O <= INA - INB; b1000 : O <= INA & INB; b1001 : O <= INA INB; b1010 : O <= INA ^ INB; b1011 : O <= ~INA; b1100 : O <= INA>>1; b1101 : O <= INA<<1; b1110 : O <= {INA[0],INA[7:1]}; b1111 : O <= {INA[6:0],INA[7]}; case 72

36 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, OUT, O; reg [3:0] C; module alu21.v 実装例 2 1 順序機械 2 ck) begin C <= CTR; INA <= A; INB <= B; O <= OUT; or INA or INB) begin case (C) b0000 : OUT <= INA + INB; b0001 : OUT <= INA - INB; b1000 : OUT <= INA & INB; b1001 : OUT <= INA INB; b1010 : OUT <= INA ^ INB; b1011 : OUT <= ~INA; b1100 : OUT <= INA>>1; b1101 : OUT <= INA<<1; b1110 : OUT <= {INA[0],INA[7:1]}; b1111 : OUT <= {INA[6:0],INA[7]}; case 73

37 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, OUT, O; reg [3:0] C; module alu22.v 実装例 2 2 順序機械 ck) begin C <= CTR; INA <= A; INB <= B; case (C) b0000 : O <= INA + INB; b0001 : O <= INA - INB; b1000 : O <= INA & INB; b1001 : O <= INA INB; b1010 : O <= INA ^ INB; b1011 : O <= ~INA; b1100 : O <= INA>>1; b1101 : O <= INA<<1; b1110 : O <= {INA[0],INA[7:1]}; b1111 : O <= {INA[6:0],INA[7]}; case 74

38 実装例 3:function を使用骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, O; reg [3:0] C; module alu3.v 順序機械 2 ck) begin C <= CTR; INA <= A; INB <= B; O <= alufunc(ina,inb,c); function function [7:0] alufunc; input [7:0] A; input [7:0] B; input [3:0] C; case (C) b0000 : alufunc = A + B; b0001 : alufunc = A - B; b1000 : alufunc = A & B; b1001 : alufunc = A B; b1010 : alufunc = A ^ B; b1011 : alufunc = ~A; b1100 : alufunc = A>>1; b1101 : alufunc = A<<1; b1110 : alufunc = {A[0], A[7:1]}; b1111 : alufunc = {A[6:0], A[7]}; case function 75

39 テストベンチ骨格 alutest.v module alutest; reg [7:0] A, B; reg [3:0] CTR; reg ck; wire [7:0] O; initial begin ck=0; $monitor( %t ta=%h, B=%h, CTR=%h, OUT=%h, $time, A, B, CTR, O ); #1000 $finish; alu ALU(A, B, O, CTR, ck); always #10 ck = ~ck; ck) begin A = $random; B = $random; CTR = $random; module 76

40 実行結果を確認してみましょう alu.v alu22.v 77

41 本日の出欠は本日正午 +δ までに WEB から課題 2~4 までを提出するそれまでに終わらない場合には来週までに課題 4 まで終えて WEB に UPLOAD しておくこと来週は乗算回路を実装していただきます考えて置いてください 78

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Microsoft PowerPoint - 01-VerilogSetup-2019.pptx 2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して always @(A or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79 演習 4: 簡単な演算器 1 入力 A:8 ビット入力 B:8 ビット出力 O:8