電卓の設計 1

Size: px

Start display at page:

Download "電卓の設計 1"

よしじろうののした
4 years ago
Views:

1 電卓の設計 1

2 FPGA Express と MAXPLUS2 による FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2

3 どうして電卓なの? その場で 10 キーを使って動かせるプロセッサだとプログラムを考えたりメモリとのインタフェースが必要ただし入力が非同期に入るので同期変換しないといけない簡単なようで奥が深い 3

4 BCD と 2 進数計算機は 2 進数だが人間は 10 進数 BCD: 10 進数を2 進数であらわす 94 = 101_ 進数の場合 1001(9)_0100(4) BCD の場合! BCD で計算することも可能だが面倒! 入力で BCD を 2 進数に変換し出力を再び 2 進数に変換する 2 進数で計算できる 4

5 FPGA 回路 ( ボード ) の仕様 7 LED LED CLK ( 0 1) FPGA RST 7 LED 2 3 LED 7 LED

6 BCD2 桁入力 2 進記憶回路 10 キーを 2 回押して 2 桁の 10 進数を入力する回路を設計 6

7 BCD2 桁入力 2 進記憶回路プッシュスイッチから与えられたBCDを2 進数に変換して保存する module binshiftreg decimal[9:0] 10 decimal[0] 0, decimal[9] 9. CE CLK, RST out[6:0] 2. binled. 7

8 8 BCD2 桁入力 2 進記憶回路 dectobin REGA *10 + syncro CE binshiftreg syncro binshifttop 7 out[6:0] d[3:0] in out push[9:0] CE decimal[9:0] binled ledh[6:0] ledl[6:0] count[1:0] CLK or negedge RST) 2 BCD +LED assign function CLK RST CLK RST 10 1 pushout[9:0] CEout 1 1 always ブロックブロックブロックブロック assign 文 3

9 処理の流れキーの入力を 2 進数に変換 (dectobin) " function 文で実現 2. 2 進数をレジスタに入力 " 前の入力に10をかけて現在の入力を入れる入力 2,1 表示 21 " alwaysブロック進数に変換して出力 " assign 文 + 外付け回路 (binled) 9

10 入出力ポートの定義 module binshiftreg(out,decimal,clk,rst,ce); // output [6:0] out; input [9:0] decimal input CLK,RST,CE; // input, output endmodule 10

11 function と assign による組み合わせ論理回路 function decimal[9:0] d[3:0] dectobin "9 decimal[9] 1 "decimal[x] x module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; wire [3:0] d; // 1 wire. assign d=dectobin(decimal); // function dectobin d function [3:0] dectobin; // [3:0] input [9:0] in; // function if(in[9]) // function if, case dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[0]) dectobin = 0; // else endfunction endmodule 11

12 always によるレジスタ記述 assign による出力ポート接続 reg [1:0] count; 10 reg [6:0] REGA; BCD 2 assign d=dectobin(decimal); function [3:0] dectobin; endfunction CLK or negedge RST) if(!rst) begin REGA<=0;count<=0; end else if((decimal!= 0) && (count < 2)) begin decimal 0 ( ), count 2 REGA<=(REGA*10)+d; REGA 10 d, REGA count<=count+1; count 1. end else if(ce) begin REGA<=0;count<=0; CE end 12

13 非同期リセットと同期リセットの混在 CLK or negedge RST) begin if(!rst CE). begin REGA<=0; count<=0; end 非同期リセットと同期リセットの混在は合成不可現実の FF では不可能だから非同期リセットは電源投入時誤動作時の初期化にのみ用いる状態の初期化は同期的に行う 13

14 同期化回路非同期入力をそのまま同期回路に入れると誤動作を起こす入力は 1 クロックのみアクティブなほうが回路が書きやすい CLK) if(in==0) 0 である. else if(in==1) if( その前が 0 だったら ) カウントアップ同期化回路なし CLK) if(in==1) カウントアップ同期化回路あり 14

15 同期化回路 RST in q0 q1 q2 DFF DFF DFF out CLK CLK in q0 q1 q2 out 15

16 binshiftop( 最上位回路 ) の設計構成要素同期化回路 binshiftreg 出力変換回路 (binled)»2 進出力を 10 進に変換しさらに LED への出力に変換構成要素をインスタンスとして階層的に記述するインスタンス : 回路の中のサブ回路適切な階層分割が回路の可読性を高める 16

17 binshifttop の設計 module binshifttop (push,ledl,ledh,clk,ce,rst); input [9:0] push;// 10. input CLK,RST,CE; output [6:0] ledl, ledh; wire [6:0] out; wire [9:0] pushout; // syncro #(1) I3(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); // CEout, 1 wire syncro #(10) I2(.in(push),.out(pushout),. binled I1(.in(out),.ledl(ledl),.ledh(ledh)); binshiftreg I0(.decimal(pushout),.CLK(CLK),.RST(RST),.CE(CEout),.out(out)); // binshiftreg decimal, syncro out // pushout. endmodule push[9:0] CE CLK RST ledh[6:0] ledl[6:0] binled I2 I1 in out decimal[9:0] pushout[9:0] syncro binshiftreg I3 syncro CE CEout CLK RST binshifttop out[6:0] I0 17

18 階層記述 binshiftreg I0(.decimal(pushout),.CLK(CLK),.RST(RST),.CE(CEout),.out(out));! binshiftreg: module! I0:!.decimal:!(pushout): LowerModule InstName(.LowerModulePin(UpperModuleNet),..); 18

19 階層記述の概念図 module (binshifttop) I2 out pushout decimal I0 CE CEout CLK CLK CLK out out syncro RST RST RST binshiftreg module syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST); binshiftreg I0(.decimal(decimal),.CLK(CLK),.RST(RST),.CE(CEout),.out(out)); 19

20 シミュレーションによる動作確認あらかじめテストフィクスチャを用意 WEB よりダウンロード verilog に必要なファイルをすべて引数で与える Verilog.log および vcd ファイルで確認 verilog binshiftsim.v binshifttop.v binshiftreg.v other.v 20

21 演算回路の実現加算機能を付加します 21

22 演算回路の実現 10+25= が実現できるようにする REGA のほかにもうひとつ REGB を用意手順 REGA 15 REGB REGA 10 1,5 + REGB REGA REGB = REGA 10 2,4 REGB

23 23 dectobin pushout[9:0] *10 + syncro CE enzan syncro syncro syncro enzantop selector out[6:0] d[3:0] CEout plusout equalout in out push[9:0] CE plus equal plus equal decimal[9:0] binled 10 1 ledh[6:0] ledl[6:0] count[1:0] equal_reg CLK or negedge RST) assign REGA REGB 7 7 演算回路ブロック図 REGB

24 演算回路の Verilog-HDL 記述先ほどの binshiftreg を改造する module enzan(decimal,plus,equal,clk,rst,ce,out); input [9:0] decimal; input CLK,CE,RST,plus,equal; endmodule 24

25 + キーに対する動作追加 reg [6:0] REGA,REGB; CLK or negedge RST) begin if(!rst) begin REGA<=0; REGB<=0; REGB count<=0; end else if((decimal!=0) && (count < 2)) begin REGA<=REGA*10+d;count<=count+1; end else if(plus) + begin count<=0;rega<=0; REGB<=REGA; REGA REGB end REGA REGB REGB 25

26 = キーに対する動作の追加 26

27 出力 out の論理 = が入力されたら REGB でそれまでは REGA を out に出力する = が入力されたことを覚えておくレジスタが必要 equal_reg REGA 15 REGB REGA 10 1,5 + : REGB REGA REGB = REGA 10 2,4 REGB

28 出力 out の論理 28

29 enzantop の設計 binshifttop.v を改造する RST を押さなくても演算が再びはじめられるように改造しても面白い 29

30 演算回路のシミュレーションシミュレーションはインタラクティブにテストフィクスチャでは動作がわかりにくいシミュレーション法 perl enzansim enzansim.v enzantop.v enzan.v other.v キーを押してリターン c r CE RST f, q シミュレーションの終了の数字 +,= +,= キー 30

31 電卓の設計演算回路を電卓にします 31

32 減算および負の数の取り扱い負の数は2の補数で取り扱う 2の補数 =ビット反転 +1 正の数を表すのに必要なビット数 +1で表す C 言語では»char 符号付 8ビット 128~127まで» unsigned char 符号なし8ビット 0~255まで最上位ビットは符号ビット =0001_ _ _

33 負の数の取り扱い 33

34 負の数の取り扱い 34

35 負の数負の数を正しく表示するには最上位ビットの値で判断するただしオーバーフローしたら駄目オーバーフローしないようにビット幅を決める 35

36 36 dectobin pushout[9:0] REGA REGB *10 + count[1:0] syncro CE calc syncro syncro syncro calctop 7 9 syncro selector 2 REGB[8] add_or_sub HALT OPE DECIMAL overflow out[6:0] d[3:0] CEout plusout minusout equalout in out push[9:0] CE plus minus equal plus minus equal decimal[9:0] binled sign 10 1 LED sign ledh[6:0] ledl[6:0] overflow 電卓のブロック図

37 電卓の動作 = = 25 演算回路では加算は = を押した時点しか行っていない電卓では次の値を入力するまで前の値を表示する 37

38 電卓の設計 -99 から 99 までの値を取り扱う加算と減算が可能である演算は +, ー,= キーを押した時点で行い,10 キーから次に入力があるまで, 現在の入力もしくは演算結果を LED に表示する加減算の結果が -99 より小さいか,99 を超える場合, オーバーフロー LED を点灯させて, 動作を停止する累算ができる 38

39 REGB<=REGB-REGA; 電卓の動作 REGA と REGB をうまく制御する REGA REGB REGB<=REGB+REGA; REGB<=REGB+REGA; = LED 39

40 電卓の動作 10 キーからの入力を REGA に格納する. REGA を LED に出力 +, - キーが来たら, 前回入力された +, - キーにしたがって, REGA, REGB の演算を実行して, REGB に格納する. REGB を LED に出力する. 10 キーからの入力があった時点で, LED への出力を REGA にする. +, -, = キーで, REGA と REGB の演算を実行して, REGB に格納する. 40

41 設計手順 module 部の記述を行う状態遷移機械を記述する状態遷移をリセットの次に記述各状態での動作を記述する状態と入力によるレジスタの動作その後の状態遷移出力の部分の論理を記述する 41

42 module 部の設計必要なレジスタの決定 REGA: 入力用 0~99 まで 7 ビット REGB: 計算結果格納演算結果は =-198, 99+99=198 まで 9 ビット add_or_sub: 演算が加算か減算か覚えておく 1 ビット 1 REGA REGB LED =

43 状態を作る ( 状態遷移機械 ) 表示する値にあわせて状態を作成する LED (REGA) DECIMAL +,, = (REGB) OPE (overflow) LED HALT HALT DECIMAL OPE 43

44 状態の記述 `define 文を使って状態を名前で定義する! 状態遷移による条件分岐をリセットの次に高い条件とする `define DECIMAL 0 `define OPE 1 `define HALT 2.. reg [1:0] state; 2 if(!rst) begin. end else begin case(state) `DECIMAL:.. `OPE: 44

45 各状態での動作の決定 REGA<-0 REGB<=0 count<=0 add_or_sub<=0 CE REGA<=0 count<=0 HALT CE DECIMAL 10 REGA<-99 or REGA>99 +,-,= REGA<=REGA*10+d count<=count+1 OPE REGA<=alu_out +: add_or_sub<=0 -: add_or_sub<=1 +,-,= CE 10 REGA<=d REGB<=REGA count<=1 45

46 リソースシェアリング ( 資源の共有 ) 同時に使用しない演算器を共有する記述の仕方によって共有されたりされなかったりする REGB<=(add_or_sub==0)?REGB+REGA:REGB-REGA; #add_or_sub # 46

47 リソースシェアリング if(add_or_sub==0) REGB<=(add_or_sub==0)? REGB+REGA:REGB-REGA; REGB<=REGB+REGA; else if(add_or_sub==1) REGB<=REGB-REGA; REGA REGB REGA REGB selector add_or_sub add_or_sub (a) 2 (b) 47

48 負の数による条件判断 Verilog は型に対して制限がゆるい違う型への代入がそのままできる例 : reg 型 <=integer 型 integer 型は負の数をーで表現し reg 型は2の補数で表現する integer 型をreg 型に代入すると2の補数に変換される reg 型に対して -による条件判断はできない 2の補数表現に直した正の数で判断する 48

49 負の数による条件判断 (2) module test; reg [7:0] a;integer b; initial begin a<=5; b=5; if(a>-11) $display("a>-11"); else $display( a<=-11 ); if(b>-11) $display("b>-11"); else $display("b<=-11"); end endmodule 49

50 負の数による条件判断 (3) REGB(9 ビット ) のオーバーフロー判定 -99より小さいか 99より大きい $-99 if(regb < -99) -99=1_1001_1101=413, -100=412 REGB[8]=1 REGB<413 if(regb[8]&&(regb<413)) $99 if((regb[8]==0)&&(regb>99)) 50

51 最後に動作をよく考えて電卓を作ってみよう市販の電卓とまったく同じ動作のものを作るのは結構大変がんばって回路を小さくしてみる掛け算を加えるとか自分なりに改造するただし除算は組み合わせ回路で実現することが難しいために合成できない 51

52 演習を会社や大学で行うには? 本演習は, Windows の PC が 1 台あれば, 評価用のライセンスを入手して, 実際の設計までの流れを実習して頂くことが可能である. 1. 評価用のVerilogシミュレータとしては, SilosIIIが有名である FPGA EXPRESSの情報は, まで. 3. MAX+PLUSII の情報は, まで. 4. Verilog-XL, FPGA EXPRESSは, 大学の場合, VDECから提供してもらえる. 5. MAX+PLUSIIは AlteraのUniversityプログラムにより, 無償提供して頂ける. 詳しくは, まで. 52

53 Parameter による可変長回路同じ記述でビット幅が異なる回路を実現可能書式 : parameter 名前 = 初期値 ; 53

54 上位回路でのパラメータの指定 Verilog では, 上位 module から下位 module の parameter を与える方法が 2 種類存在する. defparam 文を使用する #(param1, param2,...) で指定するパラメータは, module 内で parameter 文で宣言した順番となる module binshifttop (push,ledl,ledh,clk,ce,rst); defparam binshifttop.i2.width=10; defparam binshifttop.i3.width=1; syncro I3(.in(CE),.out(CEout),. CLK(CLK),.RST(RST)); syncro I2(.in(push),.out(pushout),. endmodule defparam module binshifttop (push,ledl,ledh,clk,ce,rst); syncro #(1) I3(.in(CE),.out(CEout),. CLK(CLK),.RST(RST)); syncro #(10) I2(.in(push),.out(pushout),. endmodule #(param1, param2) 54

, FPGA Verilog-HDL

, FPGA Verilog-HDL Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2007 12 19-20 1 1 1.1...................................... 1 1.2,................................. 1 2 2 2.1 FPGA......................... 2 2.2 Verilog-HDL.............................