第 12 回窒化物半導体応用研究会 2011 年 11 月 10 日 ノーマリオフ型 HFET の高性能化 前田就彦 日本電信電話株式会社 NTT フォトニクス研究所 243-0198 神奈川県厚木市森の里若宮 3-1 E-mail: maeda.narihiko@lab.ntt.co.jp
内容 (1) 電力応用におけるノーマリオフ型デバイス (2) / HFETにおけるノーマリオフ化 - デバイス構造のこれまでの展開 - ノーマリオフ型 HFETの最近の標準デバイス構造 (3) 高閾値 高電流ノーマリオフ型 / HFETの開発 - 促進障壁層構造の提案とデバイスへの適用 - リセスゲートMISダブルヘテロ構造デバイスの作製 (4) まとめ
電力応用における ノーマリオフ型デバイス 電子デバイス 高温 高耐圧 高出力の - 高周波デバイス ( 通信応用他 ) - パワーデバイス ( 電力応用 ) 電力応用においてはノーマリオフ型 (E-mode 動作 ) デバイスが必須 ( フェールセーフ インバータ構成 ) 縦型および横型 パワーデバイス 縦型デバイス : 基板を基にして形成 ( 基板が必須 ) ( 先駆的報告 Toyota 2007, Rohm 2007) 横型デバイス : 異種基板 (Si, SiC, (sapphire)) 上に形成可能 ---- 結晶成長の現状技術 ( 含コスト ) において優位性 ノーマリオフ型 / ヘテロ構造 FET(HFET)
ノーマリオフ型 FET への要請 Source Gate Drain Current ( I sd ) S/G Region under Gate Region G/D Region V th > 0 Positive Vg V g = 0 V Voltage ( V sd ) - ゲート領域 : 高抵抗 ( 電子空乏 E-mode 動作 ) ( 電子空乏強化 ( 高ポテンシャル位置化 ) 高しきい値化 ) - 他領域 (S/G( および G/D) 領域 ): 低抵抗 ( ドレイン電流確保 ) ( 低抵抗化 高ドレイン電流化 低 On 抵抗化 ) ゲート領域の高抵抗化 & 他領域の低抵抗化
ノーマリオフ HFET デバイス構造 (I) 薄層 障壁層の活用 Insulator (SiN, SiO 2 ) S D G S D G S G D Thin (100Å Al 0.1 Ga 0.9 N) First report of E-mode HFET by M. A. Khan et.al. 1996 Thin + Surface Passivation - NICT 2004 - Furukawa 2005 - Nichia 2006 S/G & GD 領域の低抵抗化 Recessed Gate - HRL 2002 - Univ. of Illinois and Hitach Cable Ltd. 2005 - Toshiba 2006 - New Japan Radio Co. &Nagoya Inst. Tech. 2008 (with LT- cap layer)
ノーマリオフ HFET デバイス構造 (II) 非薄層 障壁層のゲート領域の高抵抗化 ( 電子空乏化 ) Fluoride-based Epitaxial Nitride Layer Plasma Treatment (p- etc.) S G D S Gate D Thin F - Ion Embedded - Hong-Kong Univ. of Sci. and Tech. 2005- Nitride Gate raising Channel Potential Position - Univ. of South Carolina 2000 (p- Gate) - Meijo Univ. 2006 (p- Gate) - Matsushita (Panasonic) 2007 (p- Gate: Gate Injection Transistor) - Nagoya Univ. 2007 (In Gate) - AIST 2008 (p-in Gate) ゲート領域のチャネル ポテンシャル位置上昇による電子空乏化
ノーマリオフ HFET デバイス構造 (III) 絶縁膜の活用 ( 通常の MOSFET )(Non-Heterostructure ) S n + SiO 2 G n + MOSFET (i) D n + n + SiO 2, Al 2 O 3, HfO 2 G S MOSFET (i) - GE and Rensselaer Polytechnic Inst. 2005 (n+-poly Si/SiO 2 /) (p- and n- (2006)) - Furukawa 2007 (SiO 2 /Mg-, n+: SAG) D (n + ) (n + ) MOSFET (ii) (Overlapped Gate) MOSFET (ii) (Overlapped Gate) - Kyungpook National Univ. 2006 (SiO 2 or Al 2 O 3 /p-) - Nagoya Univ. and Matsushita 2007 (HfO 2 /p-)
ノーマリオフ HFET デバイス構造 (IV) 通常の +c 方向極性面上以外の面上に形成したデバイス構造 (2 次元電子が誘起されないヘテロ構造の活用 ) (1 ) 非極性面上ノーマリオフ HFET - Matsushita (Panasonic) 2007, 2010 (Nonpolar (11-20) a-plane HFET on (1-102) r-plane sapphire)) (2010, SiN Gate, S&D: n-) - UCSB 2010 (Nonpolar (10-10) m-plane HFET on (10-10) m-plane ) (SiN Gate, S&D: n + -,) (2 ) N 極性面上ノーマリオフ HFET (-c 方向 ) - UCSB 2011 (N-polar HFET on N-polar ) (SiN Gate, S&D: n + -Regrowth)
S ノーマリオフ HFET デバイス構造 (V) リセスゲート構造への MIS 構造 ダブルヘテロ (DH) 構造の適用 Insulator w/ and w/o Insulator G G D Recessed Gate & MIS MIS 構造 高ゲート耐圧化 S Recessed Gate & DH (w/ and w/ MIS) DH 構造 電子空乏強化 Recessed Gate & MIS (SH) - NEC 2009 (Al 2 O 3 Gate, SiN Passivation) - Fujitsu 2010 (Al 2 O 3 Gate & Passivation) - Advanced Power Device Research Association 2011 (Hybrid MOS-HFET, SiO 2 Gate & Passivation) リセスゲート MIS 構造 (SH&DH 構造 ) は高い可能性を有する基本構造 D Recessed Gate & DH - Sharp 2008 (Hybrid MIS, SiN Gate & Passivation) - UCSB 2008 (Non-MIS)
ノーマリオフ用リセスゲート構造の改良検討 ノーマリオフ用リセスゲート構造 / HFET における基本課題 : 高しきい値 (+3~+5V) & 高ドレイン電流の実現 方向性 リセス領域 : 2DEG 空乏の強化 高しきい値化 非リセス領域 : 2DEG 濃度の増大 高電流化 リセス領域 ( ゲート領域 ) 2DEG (0~50 Å) リセス領域 薄層化 高しきい値化 * リセスエッチングの制御性向上は課題 Al 組成 低減 増大 リセス制御マージン 有利 不利 非リセス領域 2DEG 減少 増大 基本課題対処のための要請 リセス領域 / 非リセス領域の 2DEG 濃度差が大きい構造が有利
促進障壁層構造 Al X Ga 1-X N 障壁層中に薄層 Al Y Ga 1-Y N (Y>X) 層を挿入 非リセス領域 : 正負の分極電荷の導入によるポテンシャル形状の変調により2DEG 濃度を増大 ( 電流増大 ) 両領域の2DEG 濃度差増大 ( リセス制御に活用可能 ( 有利 )) リセス領域 ( ゲート領域 ) + Al X Ga 1-X N + - Al Y Ga 1-Y N (Y>X) - - Al X Ga 1-X N - - + + - + E F +
ポテンシャル形状および電子濃度 電子促進障壁層構造で電子濃度が 15 % 増大
電子濃度の障壁厚依存性 リセス ( ゲート ) 領域 電子促進障壁層構造ではリセス / 非リセス領域の電子濃度差大
DH 構造による電子空乏の強化 - - - - Al 0.28 Ga 0.72 N / 障壁層層厚 50Å において DH 構造では電子がほぼ空乏
促進障壁層 HFET デバイス構造 Gate Source Al 2 O 3 Drain Al 0.28 Ga 0.72 N 400 Å 1.4 mm Al 0.06 Ga 0.94 N Buffer Layer Sapphire(0001) 250 Å Al 2 O 3 (ALD) 120Å Al 0.28 Ga 0.72 N (60Å Si-doped) /20Å Al 0.43 Ga 0.57 N /40Å Al 0.28 Ga 0.72 N DH Channel L g = 0.8 mm (Recessed) Recess Depth = 150 Å L sg = 0.8 mm L gd = 4.0 mm
静特性 良好な E-mode 動作確認 I d =620 ma/mm (@V g =10V, V d =10V)
伝達特性 しきい値電圧 V th = +3.6 V
促進障壁層 HFET ( オーバーラップゲート ) Gate 250 Å Al 2 O 3 (ALD) Source Al 2 O 3 Al 0.28 Ga 0.72 N 40 nm Drain 120Å Al 0.28 Ga 0.72 N (60Å Si-doped) /20Å Al 0.43 Ga 0.57 N /40Å Al 0.28 Ga 0.72 N DH Channel 1.4 mm Al 0.08 Ga 0.92 N L g = 0.8 mm (Recessed) Buffer Layer Recess Depth = 150~160 Å Sapphire(0001) L sg = 0.8 mm L gd = 4.0 mm
静特性 良好な E-mode 動作確認 I d =225 ma/mm (@V g =10V, V d =10V)
伝達特性 しきい値電圧 V th ~ +4 ~ +5 V
Threshold Voltage and Drain Current Density Normally-Off / HFETs
まとめ (1) ノーマリオフ型 / HFET として リセスゲート MIS 構造は高い可能性を有する基本構造 (2) 高閾値 高電流ノーマリオフ型 / HFET の開発 (i) 促進障壁層構造 ( 障壁層中への高 Al 組成薄層 層の挿入構造 ) を提案し リセスゲート構造に適用 非リセス領域の電子濃度増大 リセスプロセス制御に有利 (ii) 促進障壁層構造 MIS 構造 (ALD-Al 2 O 3 ) ダブルヘテロ構造を用いた / HFET を作製し 高しきい値 (+3.6 V) 高ドレイン電流 (620 ma/mm) の良好なノーマリオフ動作を実現 (3) 今後の課題と展望 SiC or Si 基板上デバイスの作製 高耐圧化 高品質 DH 構造の成長 エピおよびデバイス構造改良等により高性能化が期待 リセスゲート MIS ダブルヘテロ構造 / HFET は発展性大