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けいしょうひらみね
5 years ago
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1 薄膜トランジスター九州大学大学院システム情報科学研究科服部励治

2 薄膜トランジスターとは? Thin Film Transistor: TFT ソース電極ゲート電極ドレイン電極ソース電極ゲートドレイン電極 n poly 電極 a:h n n ガラス基板 p 基板 TFT 共通点電界効果型トランジスター nmosfet 相違点誘電膜上に作成されるスタガー型を取りうる

3 薄膜トランジスター (I) a:h 膜ソース電極保護膜 n a:h 膜ドレイン電極ゲート絶縁膜 a:h 膜ソース電極ゲート電極ゲート絶縁膜ドレイン電極ゲート電極ガラス基板チャネル保護膜型トップゲート型ト型ガラス基板 a:h 膜ソース電極 n a:h 膜ドレイン電極ゲート絶縁膜ソース電極ゲートドレイン電極 poly 電極ゲート絶縁膜ゲート電極バックチャネルエッチ型ガラス基板 n poly poly poly TFT ガラス基板

4 薄膜トランジスター (II) 各種トランジスターの特性比較非晶質シリコン多結晶シリコン単結晶シリコン基板ガラスガラス石英ウェハプロセス温度 350 以下 600 以下以上移動度 (cm 2 /Vs) 0.3~1 10~150 80~ ~1000 寄生容量大小小小 CMOS 駆動回路液晶ディスプレイディスプレイ部駆動回路一体型駆動回路一体型駆動回路部長所低コスト低コスト既存 IC 装置高性能回路可大面積化大面積化駆動回路一体型プロセス使用可短所回路部不可能高コスト画面部不可能 IC 実装必須大面積化困難大面積化困難

5 チャネル材料単結晶シリコン多結晶シリコン非晶質シリコン結晶粒 Grain 水素化 H H 粒界 Grain Boundary ダングリングボンド

6 アモルファス半導体の不純物制御は可能か? なぜアモルファス半導体の不純物制御は難しいのか? アモルファス非晶質結晶で無い不純物制御不可能 P P c a 化学気層成長 (CVD) 法による a:h, a:f, ac:h, age:h, age:hなどの薄膜が例外的に不純物制御可能

7 長距離秩序と短距離秩序 a:h 膜中に含まれる多量の水素原子 (3~20%) のため結晶構造をとらず非晶質になるそのため長距離秩序はこわれ間接遷移結晶方位などの特性は消失するしかしシリコン原子間レベルの秩序 ( 短距離秩序 ) はある程度保たれ不純物原子 ( リン :P, ボロン :B) が配位数 4 で結合する一方水素原子は非晶質化によって生じた不対電子対 ( ダングリングボンド ) を光学的電気的に不活性化 ( ターミネイト ) する

8 シリコンはなぜ光らないのか? a k z 4Z k y x 第一ブリルアンゾーン第一ブリルアンゾーン k x L k y 2/a k 2/a k x g g g 間接遷移 2 2m k 2 /a 0 /a k k 0 1,1 1,0 0 k 1,1,1 1,0,

9 アモルファスシリコンの光学特性 (I) Abso orption Coeffic cient (cm 1 ) Indirec ct Abs. a:h c BandTail Abs I I=I 0 exp( x) I 0 1/e x Photon Energy h(ev)

10 アモルファスシリコンの光学特性 (II) (h h) 1/2 (cm 1/2 ev 1/2 ) 800 c a:h 0 BandTail Abs h(ev)

11 電気伝導単結晶シリコン多結晶シリコン非晶質シリコン粒界準位裾準位再結合準位 μ 0 Log( 移動度 ) Log( 移動度 ) μ= μ 0 exp(ε a /kt) μ 0 :10 cm 2 /Vs ε a :0.35eV Log( 温度 ) 1/ 温度

12 移動度の測定 Ⅰ Timeofflight 法 i d t t T h d d V E i V T 2 T Vt d t Vt T

13 移動度の測定 Ⅱ i 再結合 Q Gaussian 分布 Q 0 t T Multiplehopping t V log i 1 t T 1 log t

14 a:h のバンド構造 Conduction Band c D D Band Tail h h Absorption Emissive Nonemissive Recombination Recombination Valence Band Density of States v

15 a:h の作成方法 Chamical Vapor Deposition (CVD) RF power ~ H 4 H 2 Heater e 200~300 Exhaust

16 アクティブマトリックスアレイアクティブマトリックスアレイの断面図アクティブマトリックスアレイ一画素の構造図

AM アレイの作製 (I) ーバアックチャネルエッチ型ー Glass Substrate Gate Electrode (a) Gate Electrode Sputtering Formation (b) Gate and Data line difinition iti Wet Etching Mask

17 AM アレイの作製 (I) ーバアックチャネルエッチ型ー Glass Substrate Gate Electrode (a) Gate Electrode Sputtering Formation (b) Gate and Data line difinition iti Wet Etching Mask 1 Gate Insulator (c) Gate Insulator Deposition a (d) Channel Layer Deposition CVD n a (e) n Layer Deposition (f) Active Island Difinition Dry Etching Mask 2

AM アレイの作製 (II) Gate Via (g) Gate Via Formation Wet Etching Mask 3 Data Metal (h ) Data Metal Difinition Sputtering & Wet Etching Mask 4 (i ) Back Channel Etching

18 AM アレイの作製 (II) Gate Via (g) Gate Via Formation Wet Etching Mask 3 Data Metal (h ) Data Metal Difinition Sputtering & Wet Etching Mask 4 (i ) Back Channel Etching Dry Etching Passivation (j ) Passivation Layer Formation CVD Via (j ) Contact Via Formation Dry Etching Mask 5 ITO (k ) ITO Electrode Sputtering & Wet Etching Mask 6

19 poly TFTの作製工程 (I) a Glass Substrate (a) a Deposition LPCVD poly (b) polycrystallization Anealing (in N2 at 600 o C during 24 hours) (c) Active Island Difinition Dry Etching Mask 1 Gate Insulator (d) Gate Insulator deposition APCVD Gate (e) Gate electrode formation LPCVD Mask 2

20 poly TFTの作製工程 (II) Ion Doping (f) Source/Drain formation Ion Plantation ti and Anealing (at 600 o C during 20 hours) (g) Interlayer Insulator deposition APCVD (h) Contact hole formation Wet Etching Mask 3 (c) Source/Drain electrode formation Sputtering and Wet Etching Mask 4

13 2 9

13 2 9 13 9 1 1.1 MOS ASIC 1.1..3.4.5.6.7 3 p 3.1 p 3. 4 MOS 4.1 MOS 4. p MOS 4.3 5 CMOS NAND NOR 5.1 5. CMOS 5.3 CMOS NAND 5.4 CMOS NOR 5.5 .1.1 伝導帯 E C 禁制帯 E g E g E v 価電子帯図.1 半導体のエネルギー帯. 5 4 伝導帯 E C 伝導電子