4Mbit 低消費電力 SRAM (256-kword 16-bit) R10DS0205JJ0100 Rev.1.00 概要 は 262,144 ワード 16 ビット構成の 4M ビットスタティック RAM です Advanced LPSRAM 技術を採用し 高密度 高性能 低消費電力を実現しております したがって RMLV0416E シリーズは バッテリバックアップシステムに最適です パッケージの種類は 高密度実装可能な 44 ピン TSOP (II) 48 ボールファインピッチ BGA(FBGA 0.75mm ボールピッチ ) が用意されています 特長 3V 単一電源 :2.7V ~ 3.6V アクセス時間 :45ns (max.) 消費電流 スタンバイ時 :0.4µA (typ.) アクセスとサイクル時間が同じです データ入力と出力が共通端子です スリーステート出力 すべての入出力が TTL コンパチブルです バッテリバックアップ動作が可能です 製品ラインアップ Part name Access time Temperature range Package Shipping container RMLV0416EGSB-4S2#AA0 RMLV0416EGSB-4S2#HA0 400-mil 44pin plastic TSOP (II) Tray Max. 135pcs/Tray Max. 1080pcs/Inner box Embossed tape 1000pcs/Reel RMLV0416EGBG-4S2#AC0 RMLV0416EGBG-4S2#KC0 45 ns -40 ~ +85 C 48-ball FBGA with 0.75mm ball pitch Tray Max. 253pcs/Tray Max. 2277pcs/Inner box Embossed tape 1000pcs/Reel R10DS0205JJ0100 Rev.1.00 Page 1 of 13
ピン配置 44pin TSOP (II) 48-ball FBGA A4 A3 1 2 44 43 A5 A6 1 2 3 4 5 6 A2 A1 3 4 42 41 A7 A LB# A0 A1 A2 A0 5 6 40 39 UB# LB# B I/O8 UB# A3 A4 I/O0 I/O0 7 38 I/O15 I/O1 I/O2 8 9 37 36 I/O14 I/O13 C I/O9 I/O10 A5 A6 I/O1 I/O2 I/O3 Vcc 10 11 35 34 I/O12 Vss D Vss I/O11 A17 A7 I/O3 Vcc Vss 12 33 Vcc I/O4 13 32 I/O11 E Vcc I/O12 NC A16 I/O4 Vss I/O5 14 31 I/O10 I/O6 I/O7 15 16 30 29 I/O9 I/O8 F I/O14 I/O13 A14 A15 I/O5 I/O6 17 28 A17 18 27 A8 G I/O15 NC A12 A13 I/O7 A16 19 26 A9 A15 A14 20 21 25 24 A10 A11 H NC A8 A9 A10 A11 NC A13 22 23 A12 (Top view) (Top view) ピン説明 V CC V SS Pin name Power supply Ground A0 to A17 Address input I/O0 to I/O15 Data input/output Chip select 1 Chip select 2 Output enable Write enable LB# Lower byte select UB# Upper byte select NC No connection Function R10DS0205JJ0100 Rev.1.00 Page 2 of 13
ブロックダイアグラム A1 A2 A3 A4 A6 A8 A13 A14 A15 A16 A17 Row Decoder Memory Matrix 2,048 x 2,048 V CC V SS I/O0 Column I/O Input Data Control Column Decoder I/O15 A0 A5 A7 A9 A10 A11 A12 LB# UB# Control logic 動作表 UB# LB# I/O0 to I/O7 I/O8 to I/O15 Operation H X X X X X High-Z High-Z Standby X L X X X X High-Z High-Z Standby X X X X H H High-Z High-Z Standby L H H L L L Dout Dout Read L H H L H L Dout High-Z Lower byte read L H H L L H High-Z Dout Upper byte read L H L X L L Din Din Write L H L X H L Din High-Z Lower byte write L H L X L H High-Z Din Upper byte write L H H H X X High-Z High-Z Output disable 注 1. H: V IH L:V IL X: V IH or V IL R10DS0205JJ0100 Rev.1.00 Page 3 of 13
絶対最大定格 Parameter Symbol Value unit Power supply voltage relative to V SS V CC -0.5 to +4.6 V Terminal voltage on any pin relative to V SS V T -0.5 *2 to V CC +0.3 *3 V Power dissipation P T 0.7 W Operation temperature Topr -40 to +85 C Storage temperature range Tstg -65 to +150 C Storage temperature range under bias Tbias -40 to +85 C 注 2. パルス半値幅 30ns 以下の場合 -3.0V (Min.) 3. 最大電圧 +4.6V DC 動作条件 Parameter Symbol Min. Typ. Max. Unit Note Supply voltage V CC 2.7 3.0 3.6 V V SS 0 0 0 V Input high voltage V IH 2.2 V CC +0.3 V Input low voltage V IL -0.3 0.6 V 4 Ambient temperature range Ta -40 +85 C 注 4. パルス半値幅 30ns 以下の場合 -3.0V (Min.) DC 特性 Parameter Symbol Min. Typ. Max. Unit Test conditions Input leakage current I LI 1 A Vin = V SS to V CC Output leakage current Operating current Average operating current I LO 1 A I CC 10 ma I CC1 20 ma 25 ma I CC2 2.5 ma = V IH or = V IL or = V IH or = V IL or LB# = UB# = V IH, V I/O = V SS to V CC = V IL, = V IH, Others = V IH /V IL, I I/O = 0mA Cycle = 55ns, duty =100%, I I/O = 0mA, = V IL, = V IH, Others = V IH /V IL Cycle = 45ns, duty =100%, I I/O = 0mA, = V IL, = V IH, Others = V IH /V IL Cycle =1 s, duty =100%, I I/O = 0mA, 0.2V, V CC -0.2V, V IH V CC -0.2V, V IL 0.2V Standby current I SB 0.1 *5 0.3 ma = V IL, Others = V SS to V CC Standby current I SB1 0.4 *5 2 3 A A ~+25 C ~+40 C Vin = V SS to V CC, (1) 0.2V or (2) V CC -0.2V, 5 A ~+70 C V CC -0.2V or 7 A ~+85 C (3) LB# = UB# V CC -0.2V, 0.2V, V CC -0.2V Output high voltage V OH 2.4 V I OH = -1mA V OH2 V CC -0.2 V I OH = -0.1mA Output low voltage V OL 0.4 V I OL = 2mA V OL2 0.2 V I OL = 0.1mA 注 5. V CC = 3.0V Ta = +25 における参考値 容量 (V CC = 2.7V ~ 3.6V, f = 1MHz, Ta = -40 ~ +85 C) Parameter Symbol Min. Typ. Max. Unit Test conditions Note Input capacitance C in 8 pf Vin =0V 6 Input / output capacitance C I/O 10 pf V I/O =0V 6 注 6. このパラメータは全数測定されたものではなく サンプル値です R10DS0205JJ0100 Rev.1.00 Page 4 of 13
AC 特性 測定条件 (V CC = 2.7V ~ 3.6V, Ta = -40 ~ +85 C) 入力パルスレベル : V IL = 0.4V, V IH = 2.4V 入力上昇 / 下降時間 :5ns 入出力タイミング参照レベル :1.4V 出力負荷 : 右図参照 ( スコープ ジグ容量を含む ) I/O 1.4V C L = 30 pf R L = 500 ohm リードサイクル Parameter Symbol Min. Max. Unit Note Read cycle time t RC 45 ns Address access time t AA 45 ns Chip select access time t ACS1 45 ns t A 45 ns Output enable to output valid t OE 22 ns Output hold from address change t OH 10 ns LB#, UB# access time t BA 45 ns Chip select to output in low-z t CLZ1 10 ns 7,8 t CLZ2 10 ns 7,8 LB#, UB# enable to low-z t BLZ 5 ns 7,8 Output enable to output in low-z t OLZ 5 ns 7,8 Chip deselect to output in high-z t CHZ1 0 18 ns 7,8,9 t CHZ2 0 18 ns 7,8,9 LB#, UB# disable to high-z t BHZ 0 18 ns 7,8,9 Output disable to output in high-z t OHZ 0 18 ns 7,8,9 注 7. このパラメータは全数測定されたものではなくサンプル値です 8. 温度 電圧条件が同一の場合には t CHZ1 max は t CLZ1 min より小さく t CHZ2 max は t CLZ2 min より小さく t BHZ max は t BLZ min より小さく t OHZ max は t OLZ min より小さくなります 9. t CHZ1 t CHZ2 t BHZ t OHZ は I/O 端子がハイ インピーダンス (High-Z) 状態に入る時間として規定され その時 の I/O 端子の電圧レベルには依りません R10DS0205JJ0100 Rev.1.00 Page 5 of 13
ライトサイクル Parameter Symbol Min. Max. Unit Note Write cycle time t WC 45 ns Address valid to write end t AW 35 ns Chip select to write end 35 ns Write pulse width t WP 35 ns 10 LB#,UB# valid to write end t BW 35 ns Address setup time to write start t AS 0 ns Write recovery time from write end t WR 0 ns Data to write time overlap t DW 25 ns Data hold from write end t DH 0 ns Output enable from write end t OW 5 ns 11 Output disable to output in high-z t OHZ 0 18 ns 11,12 Write to output in high-z t WHZ 0 18 ns 11,12 注 10. t WP は書き込み開始から書き込み終了までの時間です 書込み開始は () () (LB# と UB# の両方またはどちらか一方 ) および () のすべてが活性 ( アサ ート ) となった時点で規定され () () (LB# と UB# の両方またはどちらか一方 ) が各々 Low でかつ () が High の状態がすべてオーバーラップする期間に書込みが行われます 書込み終了は () () (LB# と UB# の両方またはどちらか一方 ) および () のうちどれか一つで も非活性 ( ネゲート ) になった時点で規定されます 11. このパラメータは全数測定されたものではなくサンプル値です 12. t OHZ t WHZ は I/O 端子がハイ インピーダンス (High-Z) 状態に入る時間として規定され その時の I/O 端子の 電圧レベルには依りません R10DS0205JJ0100 Rev.1.00 Page 6 of 13
タイミング波形 リードサイクル t RC A 0~17 Valid address t AA t ACS1 *14,15 t CLZ1 *13,14,15 t CHZ1 t A t *14,15 CLZ2 *13,14,15 t CHZ2 t BA LB#,UB# t *14,15 BLZ t *13,14,15 BHZ V IH = H level t OE *13,14,15 t OHZ t OLZ *14,15 t OH I/O 0~15 High impedance Valid Data 注 13. t CHZ1 t CHZ2 t BHZ t OHZ は I/O 端子がハイ インピーダンス (High-Z) 状態に入る時間として規定され その時の I/O 端子の電圧レベルには依りません 14. このパラメータは全数測定されたものではなくサンプル値です 15. 温度 電圧条件が同一の場合には t CHZ1 max は t CLZ1 min より小さく t CHZ2 max は t CLZ2 min より小さく t BHZ max は t BLZ min より小さく t OHZ max は t OLZ min より小さくなります R10DS0205JJ0100 Rev.1.00 Page 7 of 13
ライトサイクル (1) ( クロック ライト時 = H ) t WC A 0~17 Valid address t BW LB#,UB# t AS t AW t *16 WP t WR t *17,18 WHZ t OHZ *17,18 t DW t DH I/O 0~15 *19 Valid Data 注 16. t WP は書き込み開始から書き込み終了までの時間です 書込み開始は () () (LB# と UB# の両方またはどちらか一方 ) および () のすべてが活性 ( アサート ) となった時点で規定され () () (LB# と UB# の両方またはどちらか一方 ) が各々 Low でかつ () が High の状態がすべてオーバーラップする期間に書込みが行われます 書込み終了は () () (LB# と UB# の両方またはどちらか一方 ) および () のうちどれか一つでも非活性 ( ネゲート ) になった時点で規定されます 17. t OHZ t WHZ は I/O 端子がハイ インピーダンス (High-Z) 状態に入る時間として規定され その時の I/O 端子の電圧レベルには依りません 18. このパラメータは全数測定されたものではなくサンプル値です 19. この期間中 メモリ側の I/O 端子はロウ インピーダンス (Low-Z) になっており システム側から入力信号を I/O 端子に印加してはなりません R10DS0205JJ0100 Rev.1.00 Page 8 of 13
ライトサイクル (2) ( クロック = L ) t WC A 0~17 Valid address t BW LB#,UB# t AS t AW t *20 WP t WR = L level V IL *21,22 t WHZ t OW I/O 0~15 Valid Data *23 *23 t DW t DH 注 20. t WP は書き込み開始から書き込み終了までの時間です 書込み開始は () () (LB# と UB# の両方またはどちらか一方 ) および () のすべてが活性 ( アサート ) となった時点で規定され () () (LB# と UB# の両方またはどちらか一方 ) が各々 Low でかつ () が High の状態がすべてオーバーラップする期間に書込みが行われます 書込み終了は () () (LB# と UB# の両方またはどちらか一方 ) および () のうちどれか一つでも非活性 ( ネゲート ) になった時点で規定されます 21. t WHZ は I/O 端子がハイ インピーダンス (High-Z) 状態に入る時間として規定され その時の I/O 端子の電圧レベルには依りません 22. このパラメータは全数測定されたものではなくサンプル値です 23. この期間中 メモリ側の I/O 端子はロウ インピーダンス (Low-Z) になっており システム側から入力信号を I/O 端子に印加してはなりません R10DS0205JJ0100 Rev.1.00 Page 9 of 13
ライトサイクル (3) (, クロック ) t WC A 0~17 Valid address t AW t AS t WR t AS t BW LB#,UB# t *24 WP = H level V IH t DW t DH I/O 0~15 Valid Data 注 24. t WP は書き込み開始から書き込み終了までの時間です 書込み開始は () () (LB# と UB# の両方またはどちらか一方 ) および () のすべてが活性 ( アサート ) となった時点で規定され () () (LB# と UB# の両方またはどちらか一方 ) が各々 Low でかつ () が High の状態がすべてオーバーラップする期間に書込みが行われます 書込み終了は () () (LB# と UB# の両方またはどちらか一方 ) および () のうちどれか一つでも非活性 ( ネゲート ) になった時点で規定されます R10DS0205JJ0100 Rev.1.00 Page 10 of 13
ライトサイクル (4) (LB#,UB# クロック ) t WC A 0~17 Valid address t AW t AS t BW t WR LB#,UB# *25 t WP = H level V IH t DW t DH I/O 0~15 Valid Data 注 25. t WP は書き込み開始から書き込み終了までの時間です 書込み開始は () () (LB# と UB# の両方またはどちらか一方 ) および () のすべてが活性 ( アサート ) となった時点で規定され () () (LB# と UB# の両方またはどちらか一方 ) が各々 Low でかつ () が High の状態がすべてオーバーラップする期間に書込みが行われます 書込み終了は () () (LB# と UB# の両方またはどちらか一方 ) および () のうちどれか一つでも非活性 ( ネゲート ) になった時点で規定されます R10DS0205JJ0100 Rev.1.00 Page 11 of 13
データ保持特性 Parameter Symbol Min. Typ. Max. Unit Test conditions *27 V CC for data retention V DR 1.5 V Vin 0V, (1) 0.2V or (2) V CC -0.2V, V CC -0.2V or (3) LB# = UB# V CC -0.2V, 0.2V, V CC -0.2V Data retention current I CCDR 0.4 *26 2 3 A A ~+25 C ~+40 C V CC = 3.0V, Vin 0V, (1) 0.2V or (2) V CC -0.2V, V CC -0.2V 5 A ~+70 C or (3) LB# = UB# V CC -0.2V, 0.2V, 7 A ~+85 C V CC -0.2V Chip deselect time to data retention t CDR 0 ns See retention waveform. Operation recovery time t R 5 ms 注 26. V CC = 3.0V Ta = +25 における参考値 27. ピンは アドレスバッファ バッファ バッファ バッファ LB# バッファ UB# バッファ I/O バッファを制御します がデータ保持モードを制御する場合 入力レベル ( アドレス LB# UB# I/O) は High-Z 状態にしてもかまいません がデータ保持モードを制御する場合 は V CC -0.2V または 0V 0.2V でなければなりません 他の入力レベル ( アドレス LB# UB# I/O) は High-Z 状態にしてもかまいません R10DS0205JJ0100 Rev.1.00 Page 12 of 13
データ保持タイミング波形 (1) ( Controlled) コントロール V CC t CDR 2.7V 2.7V t R 2.2V V DR 2.2V V CC -0.2V データ保持タイミング波形 (2) ( Controlled) コントロール V CC t CDR 2.7V 2.7V 0.6V V DR 0.6V t R 0.2V データ保持タイミング波形 (3) (LB#,UB# Controlled) LB#,UB# コントロール V CC t CDR 2.7V 2.7V t R 2.2V V DR 2.2V LB#,UB# LB#,UB# V CC -0.2V R10DS0205JJ0100 Rev.1.00 Page 13 of 13
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