半導体メモリが新応用を開拓した例 集積デバイス工学半導体メモリ 2010 年 5 月 14 日東京大学大学院工学系研究科電気系工学竹内健 E-mail : takeuchi@lsi.t.u-tokyo.ac.jp http://www.lsi.t.u-tokyo.ac.jp p y jp アップル社の ipod nano 2005 年 9 月発売 フラッシュメモリの記憶容量によって価格の異なるラインアップ 1GByte(240 曲 ) 2GByte(500 曲 ) 4GByte(1,000 曲 ) 1GB( ギガバイト )=8Gb( ギガビット ) コンパクト 耐振動性 ハードディスクを置き換え 1 2 2G バイトの ipod nano を分解すると ipod nano の回路ブロック図 2Gバイトフラッシュメモリ 3 4
iphone 3G を分解すると メモリカード携帯電話 デジカメ ムービーの記憶媒体 16G バイトフラッシュメモリ 5 6 SD カードを分解すると フラッシュメモリを用いたハードディスクのないパソコン NAND Chip Controller Chip Cross Section Molding PCB Base Card Au Wire Controller Chip NAND Chip PCB 軽量 コンパクト 高速 耐振動性 低消費電力 フラッシュメモリ フラッシュメモリコントローラーラ 7 8
Eee PC を分解すると フラッシュメモリを用いたスマートフォン ウルトラモバイル PC 16G バイトフラッシュメモリ パソコンと携帯電話の融合 9 10 スマートフォンを分解すると 日本発フラッシュメモリ技術 : 全てのストレージをフラッシュに 128M バイトフラッシュメモリ 11 12
フラッシュメモリは半導体業界のテクノロジー ドライバーへ 2006 年以降 フラッシュメモリが最も微細なデバイス 世界中の大学 企業が集中的に研究 開発 Deisgn rule [nm m] 100 Microprocessor Flash Memory 半導体メモリの動作原理 10 1996 2000 2004 2008 2012 2016 2020 2024 Year ITRS Roadmap 2007 13 14 半導体メモリの分類 揮発と不揮発 RAM (Random Access) DRAM 大容量 廉価 メインメモリ SRAM 高速 キャッシュ低消費電力 携帯機器 揮発 : 電源を切るとデータは消える不揮発 : 電源を切ってもデータは消えない 揮発 :DRAM 不揮発 : フラッシュメモリ ROM (Read Only) Mask ROM 書き換え不可 UVEPROM 紫外線消去 電気的書き込み EEPROM 電気的書き換え フラッシュメモリ電気的一括消去 書き込み NAND 大容量 廉価 NOR 高速読み出し PN 接合の逆方向電流で電荷はリーク + + 電荷はフローテ + + + + + ィングゲートに蓄えられる. n + n + p 周囲は絶縁体のため 電荷はリークしない 15 16
DRAM の動作原理 DRAM のメモリセル構造 ビット線 0.175μm 256M DRAM ワード線 読み出し / 書き込みのスイッチのオン オフを制御 ビット線 ワード線 ビット線 ワード線 セルトランジスタキャパシタ 0.175μm 情報の読み出し / 書き込み 電荷蓄積容量 容量に電荷が蓄積されているか否かで情報を記憶する キャパシタ 17 18 Word line WL Bit line BL SRAM の動作原理 A Transfer gate B Bit line /BL Flip-Flop (=F/F) フラッシュメモリの動作原理 Vcg ソース コントロールゲート ドレイン フローティングゲート n+ n+ トランジスタ記号 Vcg Stable Circuit P-well Vs Vsub Vd Data A B 基板 (Vsub) 1 0 High Low Low High High Low ゲート電圧はコントロールケ ートから与えるフローティングゲートは絶縁膜で覆われているフローティングゲートに電子を出し入れすることでデータ書き込み 19 20
消去状態 ( 1 ) 書き込み状態 ( 0 ) ソース コントロールゲート ドレイン ソース フローティン n+ n+ グゲート n+ n+ ドレイン フラッシュメモリの構造 (90nm NAND flash memory) 90nm コントロールゲートト ( ワード線 ) Inter-poly dielectric P-well 消去 P-well 書き込み フローティングゲート ( 電荷蓄積層 ) チャネルができて電流が流れる チャネルができず導通しない Tunnel oxide Si 基板 21 22 フラッシュメモリのセル構造比較 NAND AG-AND NROM NOR Bit line(metal) Contact NANDフラッシュメモリの動作原理 Cell Circuit Word line(poly) Unit Cell Source line (Diff. Layer) Word line(poly) Unit Cell Source line (Diff. Layer) 3F Word line(poly) Unit Cell Bit / Source line (Diff. Layer) Source line (Diff. Layer) Word line(poly) Unit Cell Layout 5F Crosssection Cell Size 4F 2 6F 2 4F 2 10F 2 特徴 構成が極めて簡単 コンタクト数が少ない 微細化が容易 23 24
NAND フラッシュの書き込み / 消去動作 書き込み書込み 消去 2 2 (p-well) 書き込み 消去時のエネルギーバンド図 書き込み +20 V Tunnel Oxide Si 0 V 電子注入 Tunnel Oxide 0 0 1 1 消去 Si セルのしきい値電圧 セルのしきい値電圧 電子放出 +20 V 25 26 FN トンネル電流 FN トンネル電流 2 α J E exp( ) E [ 10[ 8 ] FN N-Tunnelin ng Curren nt (A/cm) d = 10 nm 15 1.5 1 05 0.5 書き込みは大電流 0 0 10 20 読み出し データ保持 Gate Voltage (V) では電流は流れない [ 書き込み ] 2 [ 読み出し ] 4V FN トンネル書き込みは微細化に有利 NAND FN トンネル書き込み 2 NOR ホットエレクトロン書き込み 1 NAND : ソース ドレイン間電位差なし ゲート長の縮小が可能 大容量化が可能 5V 27 28
FN トンネル書き込みは低消費電力 高速 NAND NOR 2 1 5V NAND フラッシュメモリの大容量化技術 消費電流 : 大 NAND: 低消費電力 ( 記憶に必要な電荷しか流れない ) 大量データの一括書込み ( ページ書き込み ) が可能 高速書込みを実現 素子分離技術 多値技術 MCP 技術 29 30 素子分離技術の改良による面積縮小 メモリセル断面構造 (256M-NAND) 従来 (LOCOS) 新技術 (Shallow Trench Isolation) 1st 2nd WL 2nd 1st F 1. F 1. 27% 面積縮小 0.3μm 0.25μm Cell size : 0.29μm 2 31 32
多値メモリ (MLC : Multi-level cell) 回路による大容量化 Vth(V) (0) (1) Number of Bit 2 値 NAND(1 bit/cell) Vth(V) 長所 大容量化 低コスト化 90% 以上の製品が2bit/cell 3bit/cell, 4bit/cellは2008~2009 年に商品化 短所 書込み 読出し速度の低下 (1,0) 信頼性の低下 (0,0) (1,0) (1,1) 多値 NAND(2 bit/cell) 高速書き込み回路の導入強力な ECC( 誤り訂正符号 ) の導入 33 多値化による信頼性の低下 多値化により状態間の電子数差が減少し不良率が増加 電子数の差 200 個 60 個 30 個 20 個以下 34 コントローラー & メモリシステム 初期のメモリカード (Smart Media): メモリのみ MCP (Multi-Chip Package) 技術による大容量化 6Chip St-MCP Chip6 Chip5 Chip4 Chip3 Chip2 Chip1 1.4mm m 現在のメモリカード (SD Card): コントローラー & メモリ 0.65mm WIRE BOND Chip6 NAND Chip Controller Chip コントローラーでECC ( 誤り訂正符号 ) 実行 3% の不良を訂正可能 PKG Size : 11x14x1.4mm Ball Count : 225balls Ball Pitch : 0.65mm PCB 35 Chip5 Chip4 Chip3 Chip2 Chip1 36
ze ( um 2 ) Cell Si NAND フラッシュメモリの大容量化の進展 LOCOS 32M 64M 1 0.1 0.01 Control Floating ONO WSi Gate Gate Tunnel OxideLOCOS Floating Gate Control Gate LOCOS SA- 0.25um~0.13um 素子分離技術 256M 多値技術 512M Control Gate ONO WSi Tunnel Oxide Floati ng Gate Floating Gate Control Gate 1G 1G 2G 2G 4G Super SA- 90nm~ Control Gate Floating Gate Tunnel Oxide 4G 8G Floating Gate Control Gate 8G 16G 16G 32G 4 Level Cell 350nm 250nm 160nm 130nm 90nm 70nm 56nm 43nm 0.001001 Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- Jan- 96 97 98 99 00 01 02 03 04 05 06 07 08 09 New Materials New Structure 32G 64G 3Xnm Jan- Jan- Jan- 10 11 12 37 IEDM 2000 160nm 1G Flash フラッシュメモリの大容量化 ISSCC 2002 130nm 2G Flash 16G ビット =160 億ビット脳のニューロン数 :1000 億個 ISSCC 2006 56nm 8G Flash ISSCC 2008 43nm 16G Flash 38 40nm とはどれぐらいの大きさか? 3000km 同じ倍率 1cm 日本列島に家を 160 億軒びっしりと建てるイメージ 9m 40nm サイズ 39