シリコンナノワイヤ pfet における正孔移動度 平本俊郎陳杰智, 更屋拓哉東京大学生産技術研究所 hiramoto@nano.iis.u-tokyo.ac.jp 1. ナノワイヤトランジスタの位置付け 2. ナノワイヤ FET の移動度測定 3. ナノワイヤ nfet と pfet の移動度 4. まとめ 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発 の援助を受けた. 1
国際半導体技術ロードマップ (ITRS) 400 300 Technology Node, Gate Length (nm) 200 100 90 80 70 60 50 40 30 20 10 9 8 7 1999 Version Gate Length of MPU 2001 Version 2003 Version 2005 Version 2007 Version High Performance 実際 1994 Version 1997 Version 1999 Version 2001 Version 19941996199820002002200420062008201020122014201620182020 Year of First Product Shipment Half Pitch 2009 Version ITRS, PIDS 2
CMOS デバイス構造の進化 Single Gate Double Gate Triple Gate gate oxide Gate-all-around gate planar type gate source drain source drain buried oxide silicon substrate vertical type gate gate source gate source drain gate drain FinFET type gate gate gate buried oxide buried oxide silicon substrate silicon substrate Nanowire FET T. Hiramoto, IEICE Transactions on Electronics, vol. E90-C, p. 836, 2007. 3
トランジスタ ( 情報処理デバイス ) 電荷ベース CMOS ベース 電荷以外 バルク S-S/D ひずみSi GOI FD-SOI 立体構造 High-k/ メタルゲートばらつき低減 Ge DFM 高歩留維持 III-V 半導体 バリスティック ナノワイヤ ボトムアップ CNT ナノワイヤ III-V 半導体グラフェン RTD 単電子 量子効果デバイス スピン分子強相関電子原子 2005 2020? 2035? 年 1. CMOS Extension (More Moore) 3. Beyond CMOS 2. Added to CMOS (Application Dependent) (More Than Moore) 4
トランジスタ ( 情報処理デバイス ) 電荷ベース CMOS ベース 電荷以外 バルク S-S/D ひずみSi GOI FD-SOI 立体構造 High-k/ メタルゲートばらつき低減 Ge DFM 高歩留維持 III-V 半導体 バリスティック ナノワイヤ ボトムアップ CNT ナノワイヤ III-V 半導体ナノシート RTD 単電子 量子効果デバイス スピン分子強相関電子原子 2005 2020? 2035? 年融合技術 1. CMOS Extension (More Moore) 3. Beyond CMOS 2. Added to CMOS (Application Dependent) (More Than Moore) 5
Evolution of Extended CMOS Existing technologies Elements ERD-WG in Japan New technologies Beyond CMOS year 6
シリコンナノワイヤトランジスタの研究 7
シリコンナノワイヤトランジスタの定義 本研究開発における定義 * ワイヤ径が 15nm 程度以下のナノワイヤチャネルを有するトランジスタで, 量子閉じ込め効果等のナノ構造特有の物理現象によってデバイス特性が変化するトランジスタ. * 経済産業省 NEDO ナノエレクトロニクスプロジェクト東京大学 東芝研究開発センター 8
研究実績 極薄 SOI トランジスタ シリコンナノワイヤトランジスタ pfet で移動度向上 (2005 VLSI) nfet で移動度向上 (2005 IEDM) ひずみの効果 (2007 IEDM) pmos の移動度 (2008 IEDM) 量子効果を室温観察 (1999 IEDM) nfet と pfet の量子効果 (2001 IEDM) ナノワイヤを用いた NVM (2002 IEDM) 量子効果によるばらつき (2006 IEDM) ナノワイヤnFETの移動度 (2008 VLSI) ナノワイヤnFETの移動度 (2008 IEDM) 9
ナノスケール MOSFET における量子効果 - バルク MOSFET [1] 高濃度チャネルにおいて表面量子化 - 極薄 SOI MOSFET [2] 酸化膜による量子閉じ込め - ナノワイヤ MOSFET 幅方向にも量子閉じ込め 室温でも量子閉じ込め効果により Vth が上昇 [1] Y. Ohkura, Solid- State Electronics, Vol. 33, p. 1581, 1990. [2] Y. Omura, et al., IEEE EDL, Vol. 18, p. 190, 1997. 10
量子効果による正孔移動度の向上 280 same as bulk μeff [cm 2 /Vs] 260 240 220 200 180 bulk, <110> mobility enhancement, <110> pmos N inv =3x10 12 cm -2 2 10 t SOI [nm] G. Tsutsui et al. VLSI Symposium, 2005. 11
目次 1. ナノワイヤ nfet における移動度 Presented in 2008 VLSI Symposium. Presented in 2008 IEDM. 2. ナノワイヤ pfet における移動度 Presented in 2009 VLSI Symposium. 12
ナノワイヤ nfet における移動度 13
作製プロセス SiO 2 EB Resist SOI BOX Mesa EBL Dry Etching SC1 BHF Source 3D Structure Drain BOX BOX NW Narrowing BHF BOX 14
サブスレッショルド特性 Abs(Id) (A) 1E-3 1E-5 1E-7 1E-9 1E-11 [100]/ Num=1000 pfet T SOI =19nm L g =3μm narrower nfet T SOI =22nm L g =3μm Vd =10mV 1E-13-3 -2-1 0 1 2 3 Vg (V) S.S. (mv/dec.) 66 64 62 60 pfet nfet average:61.7 mv/dec average:61.2 mv/dec L g =3μm 10 20 30 40 50 W NW (nm) J. Chen et al., VLSI Technology Symposium, p. 32, 2008. 15
ナノワイヤの数 Id (ua)@vg=3v 120 90 60 30 L g =3μm L g =4μm L g =3μm L g =4μm 3 C gc (pf)@vg=3v 2 1 0 0 500 1000 (a) NWs Number 0 500 1000 0 (b) NWs Number J. Chen et al., VLSI Technology Symposium, p. 32, 2008. 16
2 つの異なるワイヤ長で測定 Device Design: Nanowire of different Length Capacitance (pf) 4 3 2 L=3μm Cg-Vg [100] NWs-nMOS W NW =40nm 1 L=3um L=4um 0-1 0 1 2 3 Gate Voltage (V) ΔC g I d [A] 10-3 10-6 10-9 10-12 L=4μm Id-Vg [100] NWs-nMOS L=3um 0.03 L=4um -1 0 1 2 0.00 3 Gate Voltage [V] 0.12 0.09 0.06 * A. Toriumi et al, IEDM, Tech. Dig., 671, 2006. I d [ma] 17
移動度の導出 μ 1 2 1 eff = (Lm,1 L m,2 ) ( ) (C V gc,1 C gc,2)dvg ds Ids,1 Ids,2 1000 [100] NWs-nFET μ eff (cm 2 /Vs) Tsoi=30nm W NW =40nm double L m method split CV method L g =3μm L g =4μm 100 1 N inv (10 12 cm -2 ) 10 1 1 * A. Toriumi et al, IEDM, Tech. Dig., 671, 2006. 1 18
面と 2 つの方向 j [100] j [110] 19
nfet の移動度 μ eff (cm 2 /Vs) 1000 100 [100] NWs-nFETs T soi =30nm [100] NWs-nFET UTB W NW :48nm Tsoi=30nm Tsoi=30nm 40nm 26nm 21nm 15nm 7nm j //[100] 3D-view cross-view 1 10 N inv (10 12 cm -2 ) J. Chen et al., VLSI Symposium, p. 32, 2008. 20
μ eff (cm 2 /Vs) 1000 100 nfet の移動度 [110] NWs-nFETs T soi =18nm [110] NWs-nFET UTB Tsoi=30nm Tsoi=18nm W NW :48nm 40nm 26nm 21nm j //[110] 3D-view cross-view 1 10 N inv (10 12 cm -2 ) J. Chen et al., VLSI Symposium, p. 32, 2008. 21
nfet の移動度まとめ Width Dependence Side-surface Dependence μ eff (cm 2 /Vs) 500 400 300 200 100 [100] Tsoi=30nm [100] Tsoi=22nm [110] Tsoi=18nm N inv =5x10 12 cm -2 0 0 10 20 30 40 50 W NW (nm) μ eff degradation in narrower NW μ eff [110] / μ eff [100] 0.7 0.6 0.5 0.4 j W nw 40nm [110] T soi N inv :5x10 12 cm -2 26 nm 21 nm 0.3 0.4 0.5 Tsoi/(Tsoi+W nw ) Linear side surfaces contribution Side surface orientation plays the key role in NWs mobility J. Chen et al., VLSI Symposium, p. 32, 2008. 22
と j [100] j [110] [110]- and [100]-NWs are fabricated on the same SOI chip for better comparisons j [100] j [110] 23
nfet の移動度 Lower mobility in NWs than in bulk Si Small mobility degradation as diminishing W nw 1000 μ eff [cm 2 /Vs] 100 [100]/ NWs nfets T soi =18nm 1x10 12 [*] H. Irie et al., IEDM, p.225, 2004. ref [*] bulk [100]/ W nw : 30nm W nw : 46nm N inv [cm -2 ] 8x10 12 j //[100] 3D-view cross-view J. Chen et al., IEDM, p. 757, 2008. 24
nfet の移動度 Higher mobility in NWs than in bulk Si at low N inv Mobility improvement in narrower W nw 1000 μ eff [cm 2 /Vs] 100 [110]/ NWs nfets T soi =18nm W nw : 46nm 1x10 12 [*] H. Irie et al., IEDM, p.225, 2004. W nw : 30nm N inv [cm -2 ] ref [*] bulk [100]/ ref [*] bulk [110]/ 8x10 12 3D-view cross-view j //[110] J. Chen et al., IEDM, p. 757, 2008. 25
nfet の移動度まとめ μ eff [cm 2 /Vs] 500 400 N inv =1.5x10 12 cm -2 [110]-NWs [100]-NWs 300 20 30 40 50 W nw [nm] N inv =1.5x10 12 cm -2 1.4 1.2 1.0 20 30 40 50 0.8 μ eff [110]/μ eff [100] In wide W nw, μ eff in [100]-NWs is higher than that in [110]-NWs. As reducing W nw, μ eff in [110]-NWs is improved and even higher than that in [100]-NWs. j [100] j [110] J. Chen et al., IEDM, p. 757, 2008. 26
ナノワイヤ pfet における移動度 27
と における正孔移動度 μ h (cm 2 /Vs) 300 250 200 150 100 50 /<110> x1.3 /<100> x1.6 /<110> Si 300K 10 12 10 13 N inv (cm -2 ) Ken Shimizu et al., IEDM, 2008. 28
における正孔移動度 Hole mobility in pfets [110]/ >> [100]/ > j [110] j [100] [100]-direction [110]-direction middle µ [100] NW middle µ lowest µ highest µ [110] NW 29
[100]/ の正孔移動度 Hole Mobility [cm 2 /vs] 300 200 100 [100]/ NWs pfets T SOI =18nm [100]/ universal [100]/ UTB W nw =18nm W nw =55nm Approaching to bulk Si 1 10 N inv [10 12 cm -2 ] j //[100] 3D-view middle µ cross-view Hole in narrow NWs approaches to universal curve [*] H. Irie et al., IEDM, p.225, 2004. middle µ J. Chen et al., VLSI Symposium, 2009. 30
[110]/ の正孔移動度 Hole Mobility [cm 2 /vs] 500 400 300 200 100 [110]/ NWs pfets T SOI =18nm [110]/ universal [110]/ UTB W nw =68, 42, 25nm 1 10 N inv [10 12 cm -2 ] 2.4x [110]/ universal j //[110] 3D-view highest µ lowest µ cross-view High hole mobility in narrow NWs at high N inv [*] H. Irie et al., IEDM, p.225, 2004. J. Chen et al., VLSI Symposium, 2009. 31
チャネル方向依存性 Hole Mobility [cm 2 /vs] 300 200 100 solid: N inv =5x10 12 cm -2 open: N inv =1x10 13 cm -2 [110] [100] 1.4x [100]/ bulk Si univ. @ N inv =1x10 13 cm -2 [*] middle µ middle µ [100]-direction highest µ lowest µ 15 30 45 60 75 W nw [nm] [110]-direction [*] H. Irie et al., IEDM, p.225, 2004. J. Chen et al., VLSI Symposium, 2009. 32
移動度の Ninv 依存性 μ narrow /μ wide 1 [100] NW 68nm/25nm approaching to wide NWs 0.55 NW pfets Negligible degradation 55nm/18nm [100] [110] 0.93 [110] NW 0.5 1 10 N inv [10 12 cm -2 ] Large degradation Small degradation J. Chen et al., VLSI Symposium, 2009. 33
面におけるサブバンドエネルギー Subband Energy [ev] Why high hole mobility? -0.4-0.3-0.2-0.1 Surface Surface 0.0 0.0 0.5 1.0 1.5 2.0 Fs [MV/cm] ΔE [ev] 0.25 0.00 0.0 2.5 Fs [MV/cm] anisotropic m* eff F s Increase ΔE Hole Population on surface increase turns to be much more dominant in [110] NWs at higher N inv [*] M.V. Fischetti et al., J. App. Phys. 94(2), p1079, 2003. 34
ナノワイヤーにおけるコーナー効果 No mobility degradation at high field When Electric Field is applied Low Field Middle Field High Field Less effect by side surface Less width dependence of µ Hole Distribution in [110] Nanowire [*] T soi 12nm W nw 12nm 6nm 3nm More population in even at the corners µ is mainly dominated by. [*] N. Neophytou et al. Nano. Lett. p. 623, 2009. 35
と j [100] j [110] To be presented in 2010 VLSI Technology Symposium. j [100] j [110] 36
まとめ 1. ナノワイヤ nfet では, 側壁効果が移動度に大きく影響する. 2. ナノワイヤ pfet では, 側壁効果ではなく, 閉じ込めの効果等が移動度に影響する. 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発 の援助を受けた. 37