半導体産業技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日青山フロラシオン STRJ 委員長増原利明 1 半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ半導体産業技術

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しなつももき
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1 半導体産業技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日青山フロラシオン STRJ 委員長増原利明半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ

2 0 過去 40 年の Technology Node の進歩 Technology Node (µm) US Company Japan Company 994 SIA NTRS 997 SIA-NTRS 999 ITRS 200 ITRS, 2002 Update 各社の戦略 Technology W/W Wafer 能力 Year 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 2

3 Roadmap Editions public.itrs.net ITRS の歴 2002ITRS Update 997NTRS 200ITRS Europe Japan 994NTRS 2000ITRS Korea Update 992NTRS Taiwan 999ITRS USA 200 Edition 99 Micro Tech 2000 Workshop Report 998ITRS Update 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 3

4 2002 年 ITRS-Update におけるテクノロジノード表 ITRS 200 YEAR OF PRODUCTION DRAM ½ Pitch (nm) MPU/ASIC½Pitch (nm) MPU Printed Gate Length (nm) MPU Physical Gate Length) (nm) ASIC/LP Printed Gate Length (nm) ASIC/LP Physical Gate Length) (nm) [MPU Gate Length Cycle (GL)] [Node = DRAM Half Pitch (HP)] [2 year cycle] [3year cycle] [3-Year Node Cycle] 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 4

5 過去 40 年の面積あたり半導体売上の変化 Semiconductor Economics Workshop 2000より WW Semiconductor Industry Trends % CAGR Revenue, M$ 6% CAGR % CAGR Silicon, Mcm2 0 7% Revenue, $ / cm2 4%.5% Source Data: VLSI Research International SEMATECH 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 5

6 I-SEMATECH の Economic Model について Global Economics Symposium 2000 よりマクロ半導体経済モデルにより需要生産性等から必要な能力投資コストを予測しロードマップの経済的妥当性を検討しようとしている生産トレントフロタクトクル - フ (G) 別 -SEMICO テクノロシウエハサイス分布フロタクト G 別 Fab 稼働率フロタクト G 別 Fab 歩留立上テクノロシウエハサイス別 Fab Downgrade フロタクト G テクノロシウエハサイス別ウエハ面積需要フロタクト G 別 Si 面積需要フロタクト G テクノロシウエハサイス別 Fab 需要フロタクト G テクノロシウエハサイス別 Fab Upgrade フロタクト G テクノロシウエハサイス毎 Fab 転換閉鎖フロタクト G 別売上フロタクト G 別ウエハ需要フロタクト G テクノロシウエハサイス別生産性向上償却フロタクト G 別 Fab 能力フロタクト G テクノロシウエハサイス別 Fab 投資 ( 建家装置 ) フロタクト G テクノロシウエハサイス毎歩留集積度フロタクト G テクノロシウエハサイス別 Trs 数生産性フロタクト G 別ウエハ製造コストフロタクト G テクノロシウエハサイス毎ウエハ製造コストフロタクト G 別コスト投資フロタクト G テクノロシウエハサイス別半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ

7 2003 年 2 月のIEMにおけるModel Calibration 2 (to Fab Equipment Market) 3 4 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 7

8 Technology Node - DRAM Half - Pitch (nm) 00 0 テクノロジーノード (Half Pitch) ITRS Update 2002 より (200 ITRS と同じ ) 2-year Node Cycle 3-year Node Cycle 2002 DRAM ½ Pitch 2002 MPU/ASIC ½ Pitch 999 ITRS DRAM Half-Pitch Age of Nanotechnology 2 90nm 2003 or 2004? Year of Production 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 8

9 内容今までの半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 9

10 0 Technology Node の進歩と Red Brick Wall 電卓時計 MF, PC, アナロク家電インタネットティシタル家電ユヒキタス X, ロホット等電卓用 LSI が技術牽引 DRAM/ メインフレームが牽引 IDM 主の競争 MPU/SoC が牽引ファウンドリ台頭技術牽引テハイス? ビジネスモデル? Technology Node (µm) 0. US Company Japan Company 994 SIA NTRS 997 SIA-NTRS 999 ITRS 200 ITRS, 2002 Update Red Brick Wall Year 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ

11 リソグラフィソリューション候補 ITRS Update 2002 より First Year of IC Production Technology Options at Technology Nodes (DRAM Half Pitch, nm nm + PSM 93 nm 93 nm + PSM PEL 57 nm EUV, EPL ML2 IPL, PEL, PXL EUV EPL ML2 IPL, PEL, PXL EUV EPL ML2 IPL, PEL, PXL EUV, EPL ML2 Innovative technology IPL, PEL, XPL Narrow Options Narrow Options Narrow Options Narrow Options DRAM Half Pitch (Dense Lines) Research Required Development Underway Qualification/Pre-Production This legend indicates the time during which research, developmen t, and qualification/pre -production should be taking place for the solution. EUV = extreme ultraviolet EPL = electron projection lithography ML2 = maskless lithography IPL = ion projection lithography PXL = proximity x- ray lithography PEL = proximity electron lithography Technologies shown in italics have only single region support 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ

12 リソグラフィソリューション候補の装置価格上昇予測 ITRS 200 Lithography Working Group より $50M Exposure tool price $40M $30M $20M $M Historical tool prices $ Year 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ

13 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 3 絶縁膜技術の課題 ITRS 2002 Update より EOT EOT EOT Ig (pa/um) Ig (na/um) Ig (na/um) Lg Lg Lg LSTP LOP MPU/ ASIC EOT EOT EOT Ig (pa/um) Ig (na/um) Ig (na/um) Lg Lg Lg LSTP LOP MPU/ ASIC Lg は低スタンドバイ電力 LSTP 用途では年遅延!

14 ITRS の予測する等価膜厚 EOT 低減とゲートリーク ITRS 200 FEP WG より 3.0 LSTP EOT (nm) HP Gate leakage! Drive high-k Gate leakage! LOP Process controllability & Reliability! Year 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 4

15 新絶縁膜材料によるゲートリークの低減 ITRS 200 FEP WG より Gate leakage current (A/cm 2 ) E6 E4 E2 E0.E+06.E+05.E+04.E+03.E+02.E+0.E+00.E-0 E-2.E-02.E-03 E-4.E-04.E-05 E-6.E-06.E-07 E-8.E-08.E-09 La2O3 HP;High perf. LOP;Low Op. Power LSTP; Low Stn d-by Power Jgleak SiON @V HfO2 SiO Equivalent physical oxide thickness (nm) 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 5

16 0,000 MPU クロック周波数の推移 ITRS 2002 Update (200 ITRS に同じ ) 999 ITRS 200 ITRS Frequency (MHz),000, X / 4 Years 加速またはインヘ - ションなしでは過去のトレントには乗らない過去のトレントは 2X / 2½ Years Gate Scaling Transistor Design により7-9%/ 年 2X / 2-2½ Years アークテクチャで 2-3 %/ 年進歩 Sources: Sematech, 200 ITRS ORTC 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 6

17 0.0 消費電力の推移と設計の課題 2000 Cool-chip Symposium より Voltage (V) V 963 CMOS Hitachi 2-V 97 E/D NMOS 5V 973 CCMOS 993 Switched source Impedance 978 Hi-CMOS 996 VTCMOS CMOS Logic for Watches 3.3V 996 MTCMOS.8V 2000 SaVtCMOS LSTP 200 ITRS HP Year 出典 : T. Makimoto, 2000 Cool-chip Symposium T. Masuhara, The Best and the Worst in Digital IC Design, 999 ISSCC Panel Discussion 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJワークショップ 7

18 0 マイクロフロサッサの消費電力の推移 Hot Chips for PCs, EWS & Servers Performance Limited due to Power Dissipation Power (W/Chip) Cool Chips for Portable PC & Mobile Power is the Major Issue 出典 : T. Makimoto, 2000 Cool-chip Symposium Year 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 8

19 消費電力の推移に対応するデバイスの課題 ITRS 200 FEP WG より 960s 970s 980s 990s 2000s 20s Watch Chip Calculator Static RAM μprocessor Flash DRAM PMOS PMOS CMOS CMOS NMOS CMOS NMOS CMOS NMOS CMOS NMOS CMOS 新 Trs 歪 Si Ultra -Thin Body Fin- FET + 新 CMOS 新回路?? Server/MF Bipolar ECL Bi-CMOS CMOS 出典 : T. Makimoto, 2000 Cool-chip Symposium 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 9

Non-Classical CMOS Devices の候補 SiGe Ultra-thin silicon body Top & bottom gates SiGe (Strained- 歪 Si) FD-SOI(Strained Si) Double gate Source Double gates

20 Non-Classical CMOS Devices の候補 SiGe Ultra-thin silicon body Top & bottom gates SiGe (Strained- 歪 Si) FD-SOI(Strained Si) Double gate Source Double gates Drain Electron Current Flow Vertical MOSFET 課題メモリ共存アナロク共存タイナミック回路 (Domino 等 ) 回路解析モテル CMOS での IP 半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 20

21 ロードマップの検討にコストモデルが必要営業利益販管費研究開発費用製造間接費直接労働費前後工程材料費用研究開発費 SoC 設計テスト開発費の増大 IP, メモリ使用比率増大 2 信号インテクリティ素子ばらつき増大に対応した設計収束の困難化 3 新構造導入新材料を用いた次世代次々世代プロセスの研究費増大製造費用工程数保守費増加テスト時間増加 2 装置複雑化による稼働率低下はないか自動化標準化にどう対応するか 3 環境問題に対応するコストの増大事前予測材料費プロセス複雑化工程数増大配線層数増加により増加 2 マスクコスト上昇マスク使用ウエハ数減 3 PKG アセンフリの高価格化前後工程装置償却費用装置償却費装置台数 ( 配線 ) および装置価格高騰化 ( とくにリソテスタ等 ) 2 稼働率上昇ニ - ス (COO, OEE は限定的 ) 3 短期生産装置更新期間短縮半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 2

22 半導体産業技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日青山フロラシオン今後に向けての課題日本半導体産業の再活性化に向けて STRJ の中で半導体産業と技術開発の経済性について検討する小委員会を発足させた 2 日本の半導体装置材料産業が技術限界 -Red Brick Wall- を超え技術の複雑化と開発難度増大によるコスト課題を超えて発展するには何が必要か検討する 3 日本半導体産業復活に寄与できる新しい時代のロ - ドマップ活動および STRJ 活動は如何にあるべきか半導体産業技術開発の経済性とロードマップ 2003 年 3 月 3 日 STRJ ワークショップ 22

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untitled ITRS2005 DFM STRJ : () 1 ITRS STRJ ITRS2005DFM STRJ DFM ITRS: International Technology Roadmap for Semiconductors STRJ: Semiconductor Technology Roadmap committee of Japan 2 ITRS STRJ 1990 1998 2000 2005