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- さわ ありの
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1 WG3 Front-End Processes(FEP) 新材料 新構造の導入を支える FEP 技術 水島一郎 ( 東芝 ) 内容 STRJ FEP のメンバー スコープ 今年度の活動 新材料 新構造の導入と FEP 技術 Si ウェーハ 450mm 化状況 まとめ
2 略号 FeRAM: Ferroelectric Random Access Memory HP: High Performance / LP: Low Power LOP: Low Operating Power / LSTP: Low STandby Power PDSOI: Partially Depleted Silicon On Insulator FDSOI: Fully Depleted Silicon On Insulator LGAA: Lateral Gate-All-Around VGAA: Vertical Gate-All-Around M3D: Monolithic 3-Dimensional NW: NanoWire RRAM: Resistance Random Access Memory FET: Field Effect Transistor STT-RAM : Spin Transfer Torque RAM SI InP: Semi-Insulating InP / BCB: benzocyclobutene ART: high Aspect Ratio Trench CELO: Confined Epitaxial Lateral Overgrowth STI: Shallow Trench Isolation CMP: Chemical Mechanical Polish BOX: Buried OXide 2
3 STRJ/FEP_WG メンバー リーダ : 水島一郎 ( 東芝 ) 幹事 : 羽根正巳 ( ルネサスエレクトロニクス )* 委員 : 彦坂幸信 ( 富士通セミコンダクター ) 萬田周治 ( ソニー ) 永田敏雄 ( ローム ) 寺田力 ( ローム ) 特別委員 : クロスジェフリー ( 東京工業大学 ) ( 大学 ) 奈良安雄 ( 兵庫県立大学 ) *: 国際対応 特別委員 : 国井泰夫 ( 日立国際電気 ):SEAJより青木英雄 ( 日立ハイテクノロジーズ ):SEAJより渡辺正晴 ( 日本セミラボ )*: 米国 Start. Mat. WG 三木克彦 ( 信越半導体 ) : 新金属協会より 3
4 FrontEndProcess スコープ 4
5 FEP WG3 活動 2015 年度の活動方針 国内活動 ITRS2.0 における FEP の課題である新構造デバイス また ⅢⅤ 材化合物を用いる新材料デバイスに必要な FEP 技術に関する調査 ウェーハ仕様に関する議論 調査 国際活動 ITRS 改訂に向けた FEP 技術議論 ITRS 改訂に向けたウェーハ仕様 ( フラットネス等 ) に関する議論 調査 5
6 新材料 新構造の導入 ITRS Lyon 会議 ( 2014 年 4 月 ) 2012 Update Note: Leadership company First Manufacturing could set more Aggressive first production target, since fast followers may trail 1 3 years Gate-stack material Channel material Structure (electrostatic control) S Metal High k Si + Stress Bulk PDSOI D Metal High k 2nd generation PIDS III/V Ge Pull-in? PIDS Acceleration - for 2012 ITRS Update FDSOI Possible Pull -in Metal High k nth generation S Multi-gate (on bulk or SOI) D High-µ InGaAs; Ge Possible Delay [ PIDS/FEP/Design HP/LOP/LSTP Sub-Team Transistor Modeling Work Underway for 2013 ITRS ] 2011 ITWG Table Timing: nm 2011 ITRS Flash Poly : 54nm 45nm nm 22nm 8nm nm ITRS DRAM M1 : 68nm 45nm 32nm 22nm 16nm 11nm 8nm MPU/hpASIC Node : 45nm 32nm 22/20nm 16/14nm 11/10nm 8/7nm 2011 ITRS MPU/hpASIC M1 : 76nm 65nm 54nm 45nm 38nm 32nm 27nm 19nm 13nm 2011 ITRS hi-perf GLpr : 54nm 47nm 47nm 41nm 35nm 31nm 28nm 20nm 14nm 2011 ITRS hi-perf GLph : 32nm 29nm 29nm 27nm 24nm 22nm 20nm 15nm 12nm Source: 2011 ITRS - Executive Summary Fig 5 新材料 : 高移動度材料新構造 :Multi Gate 6
7 新材料 新構造の導入 ITRS Atlanta 会議 ( 2016 年 2 月 ) 三次元構造 (LGAA, VGAA, M3D) マルチチャネル構造が将来テ ハ イスとして示された 7
8 新材料 新構造の導入 ITRS Atlanta 会議 ( 2016 年 2 月 ) Stacked Nanowire finfet Lateral GAA Vertical Nanowire Stacked Singlecrystalline Layers Vertical GAA M3D 2024-beyond GAA: Gate-All-Around M3D: Monolithic 3-Dimensional Source: Prof. Mitra, Stanford Univ. 8
9 Stacked Nanowire / Vertical Nanowire の形成技術 J. J. Gu et al., IEDM InP (100) K. Tomioka et al., IEDM Si (111) 9
10 ⅢⅤ 族半導体材料の Si 基板上への形成課題 ITRS Atlanta 会議 (2016 年 2 月 ) 資料 10
11 Lateral Overgrowth による転位の伝搬抑止とその課題 SiO 2 Substrate InAs nucleation InAs nanopillars InGaAs No dislocations InAs growth SiO 2 Substrate +Ga SiO 2 Substrate InGaAs lateral growth 2 μm InGaAs microdiscs 2 μm 100 nm SiO2 Si InGaAs 1 μm Si M. Deura et al, J. Crystal Growth 312 (2010) 1353 T. Hoshii et al., Physica Status Solidi (c)., 5, (2008) 2733 (100) Si (110) Si (111) Si Lateral Overgrowth による ⅢV on Si 形成は (111) 基板以外では困難 11
12 成長領域の制限による Si (100) 基板上での成長 growth into high Aspect Ratio Trench N. Walden et al., VLSI symp. (2014) T32 Confined Epitaxial Lateral Overgrowth L. Czornomaz et al., VLSI symp. (2015) T172 初期成長方向の <111> 化 成長領域の制限による転位の伝搬抑止 Si (100) 基板上に ⅢV on Si 構造を形成 12
13 Starting Material ITRS2013 Year of Production WAS Update Maximum Substrate Diameter (mm) Highvolume Production ** IS mm ウェーハの量産時期はさらに後ろ倒し ITRS2011 ITRS
14 STRJ WS(2015 年 3 月 ) 報告資料 G450C 活動進捗 SEMICON WEST 2014 電子デバイス産業新聞 (2015 年 2 月 19 日 ) SEMICON EUROPE 2015 液浸リソグラフィ装置を導入へ 2015 年 4 月量産機出荷計画は若干不透明
15 G450C Wafer 要求 SEMICON WEST 2014 化学工学日報 (2015 年 2 月 18 日 ) ユーザーの量産遅れのため 450mm ウェーハ出荷数量は伸びていない SEMICON EUROPE 2015 スケジュールに遅れは見られるものの ウェーハ要求の内容に変化はない 450mm 化は当初計画より遅れているもの 検討 開発のための環境は整ってきた 15
16 ヒアリング (~2016 年 3 月 ) 年月講師テーマ分類 11 年 8 月沼田敏典氏 ( 東芝 ) Si Nanowire Tri-Gate Multi-Gate 12 年 4 月藤田和司氏 ( 富士通 ) 低電圧 MOSFET 技術 Bulk CMOS 12 年 7 月木下 ERD リーダー ERD/ERM 新機軸デバイスの状況 12 年 8 月羽根委員 Mears 技術ヒアリング情報 Bulk CMOS 12 年 10 月冨岡克広氏 ( 北大 ) ⅢⅤ ナノワイヤチャネル新材料 13 年 2 月杉井信之氏 (LEAP) SOTB FDSOI 13 年 7 月入沢寿史氏 (GNC) InGaAs/Ge 三次元積層 CMOS 新材料 13 年 9 月能登宣彦氏 (SEH) FDSOI 向け 300mm 薄膜 SOI FDSOI 14 年 2 月内田建先生 ( 慶大 ) Extending the FET FET 新材料 14 年 9 月森貴洋氏 ( 産総研 ) TFET(ON 電流向上 ) FET 新材料 14 年 9 月後藤正和氏 ( 東芝 ) TFET(CMOS コンパチ ) FET 新材料 14 年 11 月遠藤哲郎先生 ( 東北大 ) スピントロニクスメモリ 新材料 15 年 2 月 彦坂幸信委員 ( 富士通セミコンダクター ) FeRAM メモリ 新材料 15 年 8 月 Vivek Rao 氏 (AMAT) Contact Engineering 新規 FEP 技術 16 年 1 月高木信一先生 ( 東大 ) 新材料 MOSFET 新材料 16 年 2 月 Vivek Rao 氏 (AMAT) Contact Engineering 新規 FEP 技術 16 年 3 月若林整先生 ( 東工大 ) FEOL 先端技術動向新規 FEP 技術 16
17 まとめ 化合物半導体等の新材料 あるいは 3D 等の新構造が 新規プロセス技術の採用により 今後のデバイスへの導入が可能となりつつある 材料 構造に適合した FEP 技術の開発 ( ⅢⅤ 族材料の <111> 方向への成長など ) により 300mm Si (100) 基板を用いた ⅢⅤ on Si 構造も実現されている 450mm 化は当初計画より遅れているもの 米国において 検討 開発のための環境は整ってきた 17
18 謝辞 技術調査に協力いただいた Vivek Raoさん (AMAT) 高木信一先生 ( 東大 ) 若林整先生 ( 東工大 ) に感謝いたします 18
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Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,
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Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP 1 STRJ WG3(FEP) 活動報告 - 今後の FEP 技術 - 2011 年 3 月 4 日 北島洋 ( ルネサスエレクトロニクス ) Work in Progress - Do not publish STRJ WS: March 4, 2011, WG3 FEP
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High-k & Selete 1 2 * * NEC * # * # # 3 4 10 Si/Diamond, Si/SiC, Si/AlOx, Si Si,,, CN SoC, 2007 2010 2013 2016 2019 Materials Selection CZ Defectengineered SOI: Bonded, SIMOX, SOI Emerging Materials Various
Front End Processes 新材料導入によるブレークスルーとその課題 主査 : 窪田通孝 ( ソニー ) *: : 国際対応 副主査 : 丹羽正昭 ( 松下 )* 豊島義明 / 水島一郎 ( 東芝 ) 幹事 : 中西俊郎 ( 富士通研 ) 委員 : 武田安弘 ( 三洋 ) 池田修二 (
Front End Processes 新材料導入によるブレークスルーとその課題 主査 : 窪田通孝 ( ソニー ) *: : 国際対応 副主査 : 丹羽正昭 ( 松下 )* 豊島義明 / 水島一郎 ( 東芝 ) 幹事 : 中西俊郎 ( 富士通研 ) 委員 : 武田安弘 ( 三洋 ) 池田修二 ( トレセンティーテクノロジーズ ) 内田英次 ( 沖 ) 宮武浩 / 藤原伸夫 ( 三菱 ) 北島洋 (Selete)
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STRJ ITRS 2003 LSI 2004.3.4. MIRAI 100nmCMOS - Si SOI CMOS SOI MOSFET CMOS 100nmCMOS trade-off Sub 100 nm CMOS trade-off x j (ext. conc.) Nsub Vdd Vth design EOT S or Si Nsub EOT something S/D EOT SiGe
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WG6(PIDS 及び RF&AMS) 活動報告 ロジックおよびメモリデバイスの スケーリングトレンド ~FinFET で大きく変わるロジックトレンド STRJ WS 2013 2014 年 3 月 7 日品川 : コクヨホール WG6 6 主査 : 尾田秀一 ( ルネサスエレクトロニクス ) 1 用語集 PIDS (Process Integration, Devices, and Structures)
Microsoft PowerPoint - 応物シンポジウム201003ナノワイヤ21.ppt
シリコンナノワイヤ pfet における正孔移動度 平本俊郎陳杰智, 更屋拓哉東京大学生産技術研究所 [email protected] 1. ナノワイヤトランジスタの位置付け 2. ナノワイヤ FET の移動度測定 3. ナノワイヤ nfet と pfet の移動度 4. まとめ 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発
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WG6(PIDS 及び RF&AMS) 活動報告 ITRS2.0~ デバイス微細化の終焉と 3D Functional Scaling STRJ WS 2015 2016 年 3 月 4 日品川 : コクヨホール WG6 主査 : 福崎勇三 ( ソニー ) WG6 副主査 : 井上裕文 ( 東芝 ) Work in Progress - Do not publish STRJ WS: March 4,
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第 61 回応用物理学会 青山学院大学相模原キャンパス 春季学術講演会 2014 年 3 月 18 日 ( 火曜日 ) La 2 O 3 /InGaAs 界面ラフネスに及ぼす ALD プロセスの影響 Impact of ALD process on La 2 O 3 /InGaAs interface roughness 大嶺洋 1,Dariush Hassan Zadeh 1, 角嶋邦之 2, 片岡好則
10 IDM NEC
No.29 1 29 SEAJ SEAJ 2 3 63 1 1 2 2002 2003 6 News 9 IEDM 11 13 15 16 17 10 IDM NEC 3 12 3 10 10 2 3 3 20 110 1985 1995 1988 912001 1 1993 95 9798 199010 90 200 2 1950 2 1950 3 1311 10 3 4 4 5 51929 3
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2016 年度活動報告 リソグラフィー専門委員会 2017.05.09 高橋和弘リソグラフィー専門委員会委員長 リソグラフィ専門委員会 委員長 キヤノン ( 株 ) 高橋和弘 副委員長 ( 株 ) ニコン 奥村正彦 委員 ( 株 ) アドバンテスト 黒川正樹 ウシオ電機 ( 株 ) 笠間邦彦 ギガフォトン ( 株 ) 黒須明彦 信越石英 ( 株 ) 西村裕幸 東京エレクトロン ( 株 ) 中島英男
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SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
テストコスト抑制のための技術課題－DFTとATEの観点から
2 -at -talk -talk -drop 3 4 5 6 7 Year of Production 2003 2004 2005 2006 2007 2008 Embedded Cores Standardization of core Standard format Standard format Standard format Extension to Extension to test
DA DA シンポジウム DAS25 Design Automation Symposium 25/8/26 Gate Gate Source n Drain n Source n BOX Drain n 2 SOI 2 3 TCAD 4 PHITSTCAD (LSI)
DA DA シンポジウム 25 27 DAS25 Design Automation Symposium 25/8/26 28nm UTBB FDSOI SOI 28nm UTBB FDSOI Analysis of Soft Error Rates in a 28nm UTBB FDSOI Structure by DeviceLevel Simulation Shigehiro Umehara
3次元LSI集積化技術
3 LSI 3D LSI Integration Technology あらまし LSI 33DI LSI Si TSV Wafer on Wafer WOW 3 45 nm CMOS LSI FeRAM 10 m 200 3 LSI Abstract The conventional enhancement of LSIs based on Moore s Law is approaching its
2003
第 4 章 WG3 FEP( フロントエンドプロセス ) 4-1 はじめに 2008 年までは WG3 のカバーする技術領域は Starting Materials Surface Preparation Thermal/Thin Film Doping Front End Etch というトランジスタ形成の要素プロセスと DRAM Flash Memory PCM(Phase Change Memory)
支援財団研究活動助成 生体超分子を利用利用した 3 次元メモリデバイスメモリデバイスの研究 奈良先端科学技術大学院大学物質創成科学研究科小原孝介
2009.3.10 支援財団研究活動助成 生体超分子を利用利用した 3 次元メモリデバイスメモリデバイスの研究 奈良先端科学技術大学院大学物質創成科学研究科小原孝介 研究背景研究背景研究背景研究背景データデータデータデータの種類種類種類種類データデータデータデータの保存保存保存保存パソコンパソコンパソコンパソコンパソコンパソコンパソコンパソコンデータデータデータデータデータデータデータデータ音楽音楽音楽音楽音楽音楽音楽音楽写真写真写真写真記録媒体記録媒体記録媒体記録媒体フラッシュメモリフラッシュメモリフラッシュメモリフラッシュメモリ動画動画動画動画
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213 74 AlGaN/GaN Influence of metal material on capacitance for Schottky-gated AlGaN/GaN 1, 2, 1, 2, 2, 2, 2, 2, 2, 2, 1, 1 1 AlGaN/GaN デバイス ① GaNの優れた物性値 ② AlGaN/GaN HEMT構造 ワイドバンドギャップ半導体 (3.4eV) 絶縁破壊電界が大きい
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Tokyo Institute of Technology high-k/ In.53 Ga.47 As MOS - Defect Analysis of high-k/in.53 G a.47 As MOS Capacitor using capacitance voltage method,,, Darius Zade,,, Parhat Ahmet,,,,,, ~InGaAs high-k ~
PIDS 委員 杉井寿博 ( リータ ー 富士通 ) 井上靖朗 ( サフ リータ ー 三菱 ) 井田次郎 ( 幹事 沖 ) 長島直樹 ( ソニー ) 只木芳隆 ( 日立 ) 麻殖生健二 ( 日立 ) 笠井直記 (Selete) 平本俊郎 ( 東京大学 ) 芝原健太郎 ( 広島大学 ) 澤田静雄 (
ロードマップの課題と今後のスケーリングについて [ 内容 ] 1. ロードマップ関連の課題 2. 今後のスケーリングについての調査 3. 新探求デバイスについて PIDS (Process Integration & Device Structures) WG 杉井 ( 富士通 ) 平本 ( 東京大学 ) PIDS 委員 杉井寿博 ( リータ ー 富士通 ) 井上靖朗 ( サフ リータ ー 三菱 )
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1-1 1.CMOS 技術の最前線 国際半導体技術ロードマップから見た CMOS 技術動向 Trends in CMOS Technology Based on ITRS 2011 Edition 石内秀美 ITRS( 国際半導体技術ロードマップ ) は, 世界 5 極 ( 欧州, 日本, 韓国, 台湾, 米国 ) の半導体工業会 (ESIA,JEI- TA,KSIA,TSIA,SIA) がスポンサーとなって,
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ITRS2005 DFM STRJ : () 1 ITRS STRJ ITRS2005DFM STRJ DFM ITRS: International Technology Roadmap for Semiconductors STRJ: Semiconductor Technology Roadmap committee of Japan 2 ITRS STRJ 1990 1998 2000 2005
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Lithography WG 活動報告 ITRS 2015 に見る リソグラフィ技術の最新動向 STRJ WS 2016 年 3 月 4 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制 - JEITA
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Drain Voltage (mv) 4 2 0-2 -4 0.0 0.2 0.4 0.6 0.8 1.0 Gate Voltage (V) Vds [V] 0.2 0.1 0.0-0.1-0.2-10 -8-6 -4-2 0 Vgs [V] 10 1000 1000 1000 1000 (LSI) Fe Catalyst Fe Catalyst Carbon nanotube 1~2 nm
Microsoft PowerPoint - 9.菅谷.pptx
超多積層量子ドット太陽電池と トンネル効果 菅谷武芳 革新デバイスチーム 量子ドット太陽電池 電子 バンド3:伝導帯 E23 E13 E12 正孔 バンド2:中間バンド 量子ドット超格子 ミニバンド 量子ドットの井戸型 ポテンシャル バンド1:価電子帯 量子ドット太陽電池のバンド図 量子ドット超格子太陽電池 理論上 変換効率60%以上 集光 A. Luque et al., Phys. Rev. Lett.
Microsoft PowerPoint - 集積デバイス工学 基礎編 2010_5 [互換モード]
![Microsoft PowerPoint - 集積デバイス工学 基礎編 2010_5 [互換モード]](/thumbs/102/156233607.jpg "Microsoft PowerPoint - 集積デバイス工学 基礎編 2010_5 [互換モード]")
半導体メモリが新応用を開拓した例 集積デバイス工学半導体メモリ 2010 年 5 月 14 日東京大学大学院工学系研究科電気系工学竹内健 E-mail : [email protected] http://www.lsi.t.u-tokyo.ac.jp p y jp アップル社の ipod nano 2005 年 9 月発売 フラッシュメモリの記憶容量によって価格の異なるラインアップ
スライド 1
半導体ロードマップの 過去 現在 未来 JEITA 半導体技術ロードマップ委員会 (STRJ) 委員長 石内秀美 ( ( 株 ) 東芝 ) 本講演は ITRS でまとめた技術ロードマップについて説明したもので ITRS 参加企業 団体 JEITA 会員企業の個別の製品や技術開発の方向について説明したものではありません Work in Progress - Do not publish 1 Work
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress
<4D F736F F F696E74202D F C51946E91E58A DB8DE290E690B62E707074>
相変化ランダムアクセスメモリ素子 (PRAM) の結晶化過程を用いた 多値記録素子 研究者 : 群馬大学大学院工学研究科 教授保坂純男 内容 1. 研究背景とアプローチ 2. PRAM の原理と課題 3. 低消費電力化 4. 結晶化過程の多値記録 5. 実験結果とまとめ 背景 メモリの特性 FeRAM MRAM PRAM DRAM フラッシュ 不揮発性 書き込み時間 80ns 30ns 50ns 100ms
c c SSIS10 10 10 1998 2001 SSIS 2001 LSI 2001 MIRAI NECASKA SELETE 21 5ISSCC LSI 2004 2004SSIS PR 60 70
Encore SSIS 10 c c SSIS10 10 10 1998 2001 SSIS 2001 LSI 2001 MIRAI NECASKA SELETE 21 5ISSCC LSI 2004 2004SSIS PR 60 70 SSIS NOSIDE PR SSIS SSIS PR 2000 5SSIS SSIS 1 2001 5 8 3 2004 SSIS 1 2 SSIS 24 SSISPR
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第 12 回窒化物半導体応用研究会 2011 年 11 月 10 日 ノーマリオフ型 HFET の高性能化 前田就彦 日本電信電話株式会社 NTT フォトニクス研究所 243-0198 神奈川県厚木市森の里若宮 3-1 E-mail: [email protected] 内容 (1) 電力応用におけるノーマリオフ型デバイス (2) / HFETにおけるノーマリオフ化 - デバイス構造のこれまでの展開
1
1 2 3 4 5 0% 20% 40% 60% 80% 100% 6 7 8 0% 20% 40% 60% 80% 100% 9 0% 20% 40% 60% 80% 100% 10 100% 90% 80% 70% 60% 50% 40% 30% 20% 10% 0% 2529 (n=17) 3034 35 (n=21) (n=17) 2529 (n=19) 3034 35 (n=34) (n=64)
日立評論2008年1月号 : 基盤技術製品
Infrastructure Technology / Products HIGHLIGHTS 2008 HDD 2.5 HDD3.5 HDD 1 Deskstar 7K1000 HDD Hard Disk Drive 2006 5 PC 2.5 HDD HDD 3.5 HDD1 1 2007 3Deskstar 7K1000 3.5 HDD 1149 Deskstar 7K500 2 GMR Giant
富士通セミコンダクター株式会社発表資料
安心 安全を実現する安全を実現する FM3 マイコン 2012 年 6 月富士通セミコンダクター株式会社マイコンソリューション事業本部五十嵐稔行 Copyright 2010 FUJITSU LIMITED 目次 FM3 ロードマップ 安心 安全への取り組み安全への取り組み 1 Copyright 2010 FUJITSU LIMITED CPUロードマップとITRON系RTOS製品 T-Kernel/μT-Kernel
研究成果報告書
様式 C-19 科学研究費補助金研究成果報告書 平成 21 年 6 月 1 日現在 研究種目 : 若手研究 ( スタートアップ ) 研究期間 :27~28 課題番号 :198624 研究課題名 ( 和文 ) InAlAs 酸化膜による III-V-OIMOS 構造の作製および界面準位に関する研究研究課題名 ( 英文 ) III-V-OIMOSstructurebyusingselectivewetoxidationofInAlAs
パナソニック技報
Panasonic Technical Journal Vol. 63 No. 1 May 2017 Development of Simultaneous-Capture Wide-dynamic-range Technology and Global Shutter Technology for Organic Photoconductive Film Image Sensor Masashi
この講義のねらい ナノ 量子効果デバイス 前澤宏一 本講義は 超高速 超高周波デバイスの基盤となる化合物半導体 へテロ接合とそれを用いたデバイスに関して学ぶ 特に高電子移動度トランジスタ (HEMT) やヘテロバイポーラトランジスタ (HBT) などの超高速素子や これらを基礎とした将来デバイスであ
この講義のねらい ナノ 量子効果デバイス 前澤宏一 本講義は 超高速 超高周波デバイスの基盤となる化合物半導体 へテロ接合とそれを用いたデバイスに関して学ぶ 特に高電子移動度トランジスタ (HEMT) やヘテロバイポーラトランジスタ (HBT) などの超高速素子や これらを基礎とした将来デバイスである 量子効果 ナノデバイスとその応用について学ぶ 2 年 量子力学 1,2 電子物性工学 1 半導体デバイス
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8 23 26A800032A8000 31 37 42 51 2 3 23 37 10 11 51 4 26 7 28 7 8 7 9 8 5 6 7 9 8 17 7 7 7 37 10 13 12 23 21 21 8 53 8 8 8 8 1 2 3 17 11 51 51 18 23 29 69 30 39 22 22 22 22 21 56 8 9 12 53 12 56 43 35 27
Microsoft PowerPoint - 4.1I-V特性.pptx
4.1 I-V 特性 MOSFET 特性とモデル 1 物理レベルの設計 第 3 章までに システム~ トランジスタレベルまでの設計の概要を学んだが 製造するためには さらに物理的パラメータ ( 寸法など ) が必要 物理的パラメータの決定には トランジスタの特性を理解する必要がある ゲート内の配線の太さ = 最小加工寸法 物理的パラメータの例 電源配線の太さ = 電源ラインに接続されるゲート数 (
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![B1 Ver ( ), SPICE.,,,,. * : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD](/thumbs/101/152175529.jpg "B1 Ver ( ), SPICE.,,,,. * : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD")
B1 er. 3.05 (2019.03.27), SPICE.,,,,. * 1 1. 1. 1 1.. 2. : student : jikken. [ ] ( TarouOsaka). (, ) 1 SPICE ( SPICE. *1 OrCAD https://www.orcad.com/jp/resources/orcad-downloads.. 1 2. SPICE 1. SPICE Windows
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8 23 32A950S 30 38 43 52 2 3 23 40 10 33 33 11 52 4 52 7 28 26 7 8 8 18 5 6 7 9 8 17 7 7 7 38 10 12 9 23 22 22 8 53 8 8 8 8 1 2 3 17 11 52 52 19 23 29 71 29 41 55 22 22 22 22 22 55 8 18 31 9 9 54 71 44
5 30 B36B3 4 5 56 6 7 3 4 39 4 69 5 56 56 60 5 8 3 33 38 45 45 7 8 4 33 5 6 8 8 8 57 60 8 3 3 45 45 8 9 4 4 43 43 43 43 4 3 43 8 3 3 7 6 8 33 43 7 8 43 40 3 4 5 9 6 4 5 56 34 6 6 6 6 7 3 3 3 55 40 55
2 76 MPU (MEF mask error factors) nm 9nmCD 14nmCD 2003 MEF 1.0(alt-PSM ) nmCD 5.5nmCD MPU OPC PSM 193nm 157nm 157nm (ROI) 193nm 157nm Ca
1 2003 2 CD 15 ITWG International technology working group[ ] ESH Environment, Safety, and Health[ ] TWG RET resolution enhancement techniques OAI off-axis illumination PSM phase shifting masks OPC optical
電子部品はんだ接合部の熱疲労寿命解析
43 Evaluation for Thermal Fatigue Life of Solder Joints in Electronic Components Haruhiko Yamada, Kazuyoshi Ogawa 2 63Sn- 37Pb 95Pb-5Sn Si Cu Si 63Sn-37Pb Since automotive electronic components are used
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集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa (5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2 インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学
19_22_26R9000操作編ブック.indb
8 19R900022R900026R9000 25 34 44 57 67 2 3 4 10 37 45 45 18 11 67 25 34 39 26 32 43 7 67 7 8 7 9 8 5 7 9 21 18 19 8 8 70 8 19 7 7 7 45 10 47 47 12 47 11 47 36 47 47 36 47 47 24 35 8 8 23 12 25 23 OPEN
Linda
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2011 EDITION FRONT END PROCESSES THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS
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記者発表開催について
2014 年 6 月 4 日 東京工業大学広報センター長大谷清 300mm ウエハーを厚さ 4µm に超薄化 -DRAM で検証 超小型大規模三次元メモリーに威力 - 概要 東京工業大学異種機能集積研究センターの大場隆之特任教授は ディスコ 富士通研究所 PEZY Computing( ペジーコンピューティング 東京都千代田区 ) WOW アライアンス ( 用語 1) と共同で 半導体メモリー (DRAM)
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InGaAs/系量子ドット太陽電池の作製 革新デバイスチーム 菅谷武芳 電子 バンド3:伝導帯 E3 E3 E 正孔 バンド:中間バンド 量子ドット超格子 ミニバンド 量子ドットの井戸型 ポテンシャル バンド:価電子帯 量子ドット太陽電池のバンド図 6%を超える理想的な量子ドット太陽 電池実現には E3として１ 9eVが必要 量子ドット超格子太陽電池 理論上 変換効率6%以上 集光 を採用 MBE
6 4 45 7ZS 5 59 7 8 94 05 4 5 6 4 5 5 6 8 8 40 45 48 56 60 64 66 66 68 7 78 80 8 7 8 0 0 0 90 0 57 64 69 66 66 69 0 4 4 4 4 4 0 7 48 5 4 4 5 4 4 4 7 46 46 6 46 8 46 48 46 46 4 46 46 4 4 5 4 6 4 9 9 0
Conduction Mechanism at Low Temperature of 2-Dimensional Hole Gas at GaN/AlGaN Heterointerface （低温におけるGaN/AlGaN ヘテロ界面の2 次元正孔ガスの伝導機構）
2014/03/19 応用物理学会 2014 年春季学術講演会 コンダクタンス法による AlGaN/GaN ヘテロ 接合界面トラップに関する研究 Investigation on interface traps in AlGaN/GaN heterojunction by conductance method 劉璞誠 1, 竇春萌 2, 角嶋邦之 2, 片岡好則 2, 西山彰 2, 杉井信之 2,
L LM L B 12 c c L G L G L G L G L G L G bcb c L K J a B C 19 0de G c A f b b 123 G G 1 f 5 G G G G Gf d 09 d B 3 G f 3 G G G 1 2 1 2 G G G 1 G 1 G 2 3 1 2 G G G 1 G B B 1 2 3 4 5 6 7 8 9 G 2 2 B 12 f 4
Vol. 19, No. 3 (2012) 207 Fig. 2 Procedures for minute wiring onto polyimide substrate. Fig. 3 Ink - jet printing apparatus as part of laser sintering
206 : 316-8511 4-12 - 1 Laser Sintering Characteristics of Silver Nanoparticle Paste for Electronics Packaging YAMASAKI Kazuhiko, MAEKAWA Katsuhiro (Received January 10, 2012) Ibaraki University, Faculty
DA DA シンポジウム DAS2015 Design Automation Symposium 2015/8/26 65nm FD-SOI SOI (Sillicon On Insulatar) 65nm FD-SOI (Fully-Depleted SOI) 1.4
65nm FD-SOI SOI (Sillicon On Insulatar) 65nm FD-SOI (Fully-Depleted SOI).4 FD-SOI 8 FD-SOI Measurements and Evaluations of Soft error induced by Antenna Diode in 65 nm and SOTB Processes Eiji Sonezaki
PE-CVD X PTO Sawyer-tower 3.1 PTO Sawyer-tower Sawyer-tower a c 25
PbTiO3(PTO) 14 2 5 1.1 1 1.2 2 2.1 PE-CVD 3 2.2 X 7 2.3 9 2.4 10 2.5 12 2.6 13 PTO Sawyer-tower 3.1 PTO 14 3.2 Sawyer-tower 16 3.2.1 3.2.2 Sawyer-tower 3.3 20 4.1 a c 25 4.2 26 4.3 27 4.4 27 5.1 34 1.1
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ＶＬＳＩ工学
2008//5/ () 2008//5/ () 2 () http://ssc.pe.titech.ac.jp 2008//5/ () 3!! A (WCDMA/GSM) DD DoCoMo 905iP905i 2008//5/ () 4 minisd P900i SemiConsult SDRAM, MPEG4 UIMIrDA LCD/ AF ADC/DAC IC CCD C-CPUA-CPU DSPSRAM
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世界の半導体動向と 生き残りをかけた日本の半導体 株式会社スパンション イノベイツ デザイン代表取締役社長兼スパンション イノベイツ株式会社技術本部長代理独古康昭 1.Oct. 2013 1 2013 SIDL. 世界の半導体半導体動向 2 2013 SIDL. 半導体会社構造 Business R&D Products Customer Strength Weakness Model Fabless
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RoHS compliant INTERNAL STRUTURE FEATURES Part name over Slider Housing Slider contact Fixed contact Terminal pin lick spring Ground terminal Material Steel (SP), Tin-plated Polyamide opper alloy, Gold-plated
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2017 OLED Manufacturing Equipment Annual Report SAMPLE 2017.06 1 目次 1. エグゼクティブサマリ 4 2. 基板及びTFT 工程分析 6 2.1 フレキシブルOLED 用基板 2.1 LTPS TFT 2.2 Oxide TFT 3. OLED 画素工程分析 20 3.1 RGB OLED 3.2 WRGB OLED 3.3 ソリューションプロセスOLED
Table 1: Basic parameter set. Aperture values indicate the radius. δ is relative momentum deviation. Parameter Value Unit Initial emittance 10 mm.mrad
SuperKEKB EMITTANCE GROWTH BY MISALIGNMENTS AND JITTERS IN SUPERKEKB INJECTOR LINAC Y. Seimiya, M. Satoh, T. Suwada, T. Higo, Y. Enomoto, F. Miyahara, K. Furukawa High Energy Accelerator Research Organization
/ Motor Specifications Direct Motor Drive Ball Screws / Precision Ball Screw type MB / MB MB Precision Ball Screw type MB / MoBo C3 5 5 Features A 5-p
/ Motor Specifications MB Precision Ball Screw type MB / MoBo C3 5 5 Features A 5-pahse Stepping Motor is mounted directly onto the shaft end of a C3 grade precision Ball Screw, which is suitable for high
スライド 1
Work in Progress - Do not publish 新探求ロジック メモリ アーキテクチャ STRJ WG12 ERD( 新探求デバイス ) 東京工業大学大学院理工学研究科 内田建 STRJ-WG12 Emerging Research Devices (ERD) リーダー : 内田建 ( 東工大 ) サブリーダー木下敦寛 ( 東芝 ) 幹事 : 品田賢宏 ( 早稲田大学 ) 企業
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半導体工学第 9 回目 / OKM 1 MOSFET の動作原理 しきい電圧 (V( TH) と制御 E 型と D 型 0 次近似によるドレイン電流解析 半導体工学第 9 回目 / OKM 2 電子のエネルギーバンド図での考察 金属 (M) 酸化膜 (O) シリコン (S) 熱平衡でフラットバンド 伝導帯 E c 電子エネルギ シリコンと金属の仕事関数が等しい 界面を含む酸化膜中に余分な電荷がない