June 2012 CV-52006-2.0 CV-52006-2.0 こので章は Cyclone V デバイスの利用可能な外部メモリ インタフェースおよび外部メモリ インタフェースをサポートする このシリコン機能について説明します 以下の Cyclone V デバイスの機能は外部メモリ インタフェースで使用されています ダブル データ レート 2 (DDR2) SDRAM DDR3 SDRAM および低消費電力ダブル データ レート 2 (LPDDR2) SDRAM インタフェースのサポート Phase-shift 回路 PHY Clock (PHYCLK) ネットワーク ロジック ブロック Dynamic On-chip Termination (OCT) コントロール I/O エレメント () レジスタ 遅延チェイン ハード メモリ コントローラ この章は 以下の項で構成されています 6 2 ページの メモリ インタフェース ピンのサポート 6 7 ページの デザイン検討事項 6 9 ページの 外部メモリ インタフェース機能 6 31 ページの UniPHY IP f f ボード デザイン ガイドライン タイミング解析 シミュレーション およびデバッグ情報について詳しくは External Memory Interface Handbook を参照してください 外部メモリ システムの性能仕様を推定するために アルテラの外部メモリ インタフェースのスペック エスティメーターのツールを使用することができます 詳細は Altera ウェブサイトの External Memory Interface Spec Estimar のページを参照してください 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconducr products current specifications in accordance with Altera's standard warranty, but reserves the right make changes any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed in writing by Altera. Altera cusmers are advised obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Feedback Subscribe
この項では 外部メモリ インタフェースで使用される I/O ピンについて説明します また この項では すべての Cyclone V デバイスの各デバイス側で使用可能な DQ グループの数を提供します f Cyclone V の V デバイスでサポートされているメモリの種類について詳しくは 外部メモリ インタフェースのハンドブックの Selecting Your Memory の章を参照してください Cyclone V デバイスは 差動リード データ ストローブおよびクロック動作用の差動入力バッファを提供します Cyclone V ピン テーブルでは ピンと n ピンは差動データ ストローブ / クロックのピン ペアを表記します 表 6 1 に記載されているグループあたりのデータ ピンの最大数は 次の条件に応じて異なる場合があります シングル エンド 信号 バス ネットワークに接続された DQ ピン ( データ マスクを含む ) の最大数を表します 差動またはコンプリメンタリ 信号 グループあたりのピンが 1 つ減少したデータの最大数です DDR3 および DR2 インタフェース 各 x8 のグループは 1 本の ピンを必要とします また 1 本の n ピンと 1 本の DM ピンが必要な場合があります これはさらに 使用可能なデータ ピンの総数を減らすことができます f DQ ピンの最大数および特定の Cyclone V デバイスのグループごとの正確な数については アルテラ ウェブサイトの Cyclone V Device -Out Files のページでのピン テーブルを参照してください 1 ピンおよび n ピンは Cyclone V ピン テーブルでそれぞれ XY および nxy と表記されます ここで X は DQ/ グループ番号を Y はグループがデバイスのトップ (T) ボトム (B) レフト (L) またはライト (R) のいずれに位置するかを表します 表 6 1 に および n ピン ペアを含む各 /DQ バス モードのピン サポートを示します x8 Yes Yes 11 x16 Yes Yes 23
表 6 2 には 各 Cyclone V デバイスの側面ごとに使用可能な DQ/ グループ数を示しています Cyclone V E A2 A4 A5 A7 A9 256 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 324 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 896 ピン FineLine BGA 672 ピン FineLine BGA 896 ピン FineLine BGA 1152 ピン FineLine BGA 上部 / 下部 TBD TBD 左 / 右 TBD TBD 上部 / 2 0 右 3 0 下部 3 0 上部 / 5 1 右 4 0 下部 6 1 上部 / 8 2 右 7 0 下部 8 2 上部 / 5 1 右 4 1 下部 6 1 上部 / 7 2 右 2 0 下部 6 1 上部 / 7 2 右 6 0 下部 8 2 上部 / 10 3 右 10 3 下部 10 3 上部 / 7 2 右 6 0 下部 8 2 上部 / 9 3 右 10 3 下部 9 3 上部 / 12 4 右 12 4 下部 12 4
Cyclone V GX C3 C4 C5 C7 256 ピン FineLine BGA 324 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 324 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 896 ピン FineLine BGA 上部 / 1 0 右 2 0 下部 3 0 上部 / 2 0 右 2 0 下部 3 0 上部 / 5 1 右 4 0 下部 5 1 上部 / 2 0 右 3 0 下部 3 0 上部 / 5 1 右 4 0 下部 6 1 上部 / 8 2 右 7 0 下部 8 2 上部 / 5 1 右 4 1 下部 6 1 上部 / 7 2 右 2 0 下部 6 1 上部 / 7 2 右 6 0 下部 8 2 上部 / 10 3 右 10 3 下部 10 3
Cyclone V GX Cyclone V GT C9 D5 D7 672 ピン FineLine BGA 896 ピン FineLine BGA 1152 ピン FineLine BGA 324 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 484 ピン Ultra FineLine BGA 484 ピン FineLine BGA 672 ピン FineLine BGA 896 ピン FineLine BGA 上部 / 7 2 右 6 0 下部 8 2 上部 / 9 3 右 10 3 下部 9 3 上部 / 12 4 右 12 4 下部 12 4 上部 / 2 0 右 3 0 下部 3 0 上部 / 5 1 右 4 0 下部 6 1 上部 / 8 2 右 7 0 下部 8 2 上部 / 5 1 右 4 1 下部 6 1 上部 / 7 2 右 2 0 下部 6 1 上部 / 7 2 右 6 0 下部 8 2 上部 / 10 3 右 10 3 下部 10 3
Cyclone V GT Cyclone V SX Cyclone V ST D9 C2 C4 C5 C6 D5 D6 672 ピン FineLine BGA 896 ピン FineLine BGA 1152 ピン FineLine BGA 672 ピン FineLine BGA 896 ピン FineLine BGA 896 ピン FineLine BGA (1) デバイスが使用可能になるまで これらの数値は暫定仕様です 上部 / 7 2 右 6 0 下部 8 2 上部 / 9 3 右 10 3 下部 9 3 上部 / 12 4 右 12 4 下部 12 4 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD Left TBD TBD 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD Left TBD TBD 上部 / TBD TBD 右 TBD TBD 下部 TBD TBD f メモリ クロック ピンおよびピンの位置の要件に使用するピンは 外部メモリ インタフェース ハンドブックの Planning and FPGA Resources の章を参照してください
以下のセクションでは デザインの成功を確実にするために必要とする考慮事項を説明します メモリ インタフェース回路は トランシーバをサポートしていないすべての SI/O バンクで使用できます Cyclone V デバイスのメモリ クロック ピンは ダブル データ レート入力 / 出力 (DDRIO) レジスタを使用して生成されます (Delay-Locked Loop) 位相コンパレータは 正しい入力クロック周期をロックして計算するために 2,560 クロック サイクルが必要です ロジック アレイまたはユーザー I/O ピンから をリセットできます がリセットされるたびに データを正しくキャプチャできるように がロックするまで 2,560 クロック サイクル間待機しなければなりません は 着信する 信号を 0 または 90 シフトすることができます 使用されている 遅延チェインの数に応じて シフトされた 信号は DQ 入力レジスタ用のクロックとして使用されます ただし すべての位相シフトの組み合わせがサポートされているわけではありません 同じ により参照される ピンにある位相シフトは 90 の倍数でなければなりません 入力基準クロック生成専用の PLL を使用する場合 より良い性能を達成するのに PLL モードを Direct Compensation に設定します そうしなかった場合 Quartus II ソフトウェアが自動的に変更します PLL は他の出力を使用しないため クロック パスを補償する必要はありません Cyclone V デバイスは x8 または x16 の DQ バス モードで DQ 信号と 信号をサポートします Cyclone V デバイスは x4 バース モードをサポートしていません さらに クロッキングに使用されていない任意の n ピンを DQ ピンとして使用できます これらの DQ/ ピンの一部がメモリ インタフェースに使用されていないときは ユーザー I/O として使用できます ただし 未使用の SOC(System-On-a-Chip) の DQ/ ピンはユーザー I/O として使用することはできません RZQ ピンと DQ ピンのいくつかを使用できます ただし RZQ ピンとして使用するときは 外部メモリ インタフェースの DQ ピンとして使用することはできません
手動でメンバーが RZQ ピンとして使用されている x8 または x16 の DQ/ グループの DQ および ピンを割り当てる必要があります 手動ピン アサインメントを行わずに Quartus II ソフトウェアは および DQ ピンを正しく配置できず nofit になることがあります PHYCLK ネットワーク用ピン配置ガイドラインは次のとおりです 2 つのインタフェースが PLL を共有している場合 その 2 つのインタフェースはピン配置のために I/O サブ バンクを共有することができます ( 例えば サブ バンク 4A) これら 2 つのインタフェースは 同じメモリ プロトコル ( 例えば DDR3) 周波数 コントローラ レート ( 例えば ハーフ レート ) および位相の要件 ( 例えば 90 の追加のコア ツー ペリフェラル クロック位相 ) を使用する必要があります PLL を共有していない 2 つのインタフェースはピン配置のためのサブ バンクを共有することはできません 2 つのインターフェースは PLL を共有するかどうかにかかわらずピン位置のために I/O バンク ( 例えば I/O バンク 4) を共有することができます PHYCLK ネットワークは I/O バンクの同じ側にインタフェースをサポートしています PHYCLK ネットワークは 分割インタフェースをサポートしていません ここで メモリ インタフェースのいくつかのピンが上部の I/O バンク そしていくつかのピンは下部の I/O バンクに配置されます パフォーマンスを向上させるために メモリ インタフェースのセンタ PLL を使用するか または I/O バンクでメモリ インタフェースのすべてのピンを配置し そのメモリ インタフェース用の I/O バンクに隣接 PLL のコーナーを使用することができます 外部メモリ インタフェースをドライブするには 整数 PLL モードで PLL を使用する必要があります 300 MHz 以上で稼動しているソフト メモリ コントローラ付きの DDR2 SDRAM インタフェース および 400MHz 以上で稼動しているハード メモリ コントローラ付きの DDR2 SDRAM インタフェースを使用することを推奨します Cyclone V デバイスは リード レベリングおよびライト レベリング機能を搭載した DDR3 SDRAM に対応していないため 標準の DDR3 SDRAM フライバイ アドレス コマンド およびクロック レイアウト トポロジーを使用した標準の DDR3 SDRAM DIMM または DDR3 SDRAM コンポーネントには対応していません 結合機能を使用してメモリ インタフェースはより高い平均レイテンシがあります また コア ファブリックでの結合すると高い遅延が発生されます
Cyclone V デバイスは 堅牢で高性能な外部メモリ インタフェースを可能にする多数の機能を備えています アルテラのメモリ コントローラ MegaCore ファンクションを使用する場合は UniPHY メガファンクションがインスタンス化されます システムに最適な物理インタフェース (PHY) の設定を支援します f UniPHY メガファンクションについて詳しくは 外部メモリ インタフェース ハンドブックの Reference Material を参照してください 図 6 1 に すべての Cyclone V I/O エレメント () 機能を使用するメモリ インタフェース データ パスの概要を示します FPGA Postamble Circuitry Memory Postamble Clock Postamble Enable Enable Control Circuit Delay Chain Enable Circuit (Read) (3) 4n or 2n Read FIFO 2n DDR Input Registers n DQ (Read) (3) Full-Rate Clock 4n Half Data Rate Output Registers 2n DDR Output and Output Enable Registers n DQ (Write) (3) Clock Management and Reset DQ Write Clock Half-Rate Clock Write Clock 4 Half Data Rate Output Registers 2 DDR Output and Output Enable Registers (Write) (3) (1) 各レジスタ ブロックはバイパスできます (2) 各メモリ インタフェースのブロックは多少異なります 付きのブロックは Cyclone V の部分です (3) これらの信号はメモリ規格に応じて 双方向または単方向になります 双方向のとき信号は リードおよびライト動作の両方 でアクティブになります
は ピンが FPGA への入力クロックまたはストローブとして機能しているときには リード トランザクション時に ピンへの位相シフトを提供します 図 6 2 図 6 3 図 6 4 および図 6 5 に ピンに接続する方法を示します ここに メモリ インタフェースは Cyclone V デバイスのサイドでサポートされます Reference Clock Logic Blocks Reference Clock Logic Blocks Transceiver Blocks Reference Clock (1) 各 のリファレンス クロックは 隣接 PLL から供給されます
Reference Clock Logic Blocks Reference Clock Logic Blocks Logic Blocks Reference Clock Logic Blocks Reference Clock (1) 各 のリファレンス クロックは 隣接 PLL から供給されます
Reference Clock Logic Blocks Reference Clock Logic Blocks Transceiver Blocks Reference Clock Logic Blocks Reference Clock (1) 各 のリファレンス クロックは 隣接 PLL から供給されます
Reference Clock HPS I/O Logic Blocks HPS PLL HPS Block Transceiver Blocks Logic Blocks Reference Clock Logic Blocks Reference Clock (1) 各 のリファレンス クロックは 隣接 PLL から供給されます は 周波数リファレンスを使用して各 ピンの遅延チェインに対して コントロール信号をダイナミックに生成し それによってプロセス 電圧 および温度 (PVT) 変動に対する補償を可能にしています 遅延設定は Gray コード化され が設定を更新するときのジッタを低減します Cyclone V デバイスは最大 4 つの を備えており デバイスの各コーナーに位置しています これらの 4 つの は それぞれ一定の周波数で動作する最大 4 つの固有周波数をサポートします
は デバイス内の位置から隣接する 2 つのサイドにアクセスできます に隣接する 2 つのサイドでは 同じ周波数で 2 つの異なるインタフェースを持つことができます ここで 両方のインタフェースに対して は 遅延設定をコントロールします 2 つの の間の I/O バンクは 複数の周波数および複数タイプのインタフェースの作成にもっと柔軟性を与えます これらのバンクは 2 つ のいずれかまたは両方の設定を使用できます 例えば 1R は位相シフトの設定を _TR から 2R は _BR から取得できます 各 の基準クロックは PLL 出力クロックまたはクロック入力ピンから供給されます 表 6 3 表 6 4 および表 6 5 に デバイスで使用可能な 基準クロック入力リソースを示します _TL pllout _TR pllout _BL pllout _BR pllout _TL pllout _TR pllout _BL _BR pllout _TL pllout _TR _BL pllout _BR pllout 同じ に参照される ピンピンはすべて 異なる度数だけシフトされた入力信号位相を持つことができますが これらはすべて 1 つの特定周波数で参照しなければなりません Cyclone V は 着信する ( リード ) 信号を 0 または 90 シフトすることができます 使用されている 遅延チェイン数に応じて シフトされた 信号は DQ 入力レジスタ用のクロックとして使用されます
入力基準クロックは に入り最大 16 の遅延エレメントで構成されるチェインに供給されます 位相コンパレータは 遅延チェイン ブロックの末端から出力される信号と入力基準クロックを比較します 次に 位相コンパレータは Gray コード カウンタへの upndn 信号を発行します この信号は 7 ビットの遅延設定 ( 遅延設定 ) を増分または減分します これによって 遅延エレメント チェインを通して遅延を増加 / 減少させ 入力基準クロックと遅延エレメント チェインから出力される信号の位相を合わせます その 7 ビット 遅延設定は PVT によって変化し 位相シフト遅延が実装されます たとえば 0 シフトの場合 /CQ 信号は と ロジック ブロックの両方をバイパスします 0 シフトが実装されているとき QuartusII ソフトウェアは DQ レジスタの DQ ピンと /CQ ピン間のスキューが無視できるように DQ 入力遅延チェインを自動的に設定します 遅延設定を ロジック ブロックおよびロジック アレイに供給できます SoC デバイスの場合 HPS ロジック ブロックにハード プロセッサ システム (HPS) 遅延設定を供給することができます シフトされた 信号は バスに送られて DQ ピンの レジスタをクロックします この信号は 再同期化を使用していない場合 ロジック アレイに送って再同期化に使用することも可能です 図 6 6 に の簡略化されたブロック図を示します aload Input Reference Clock (1) clk Phase Comparar upndnin upndninclkena Up/Down Counter Delay Chains 7 delayctrlout [6:0] 7 Delay Settings (2) 7 dqsupdate (1) 位相シフト回路の入力基準クロックは PLL 出力クロックまたは入力クロック ピンから供給できます (2) 遅延設定は ロジック アレイおよび ロジック ブロックに供給できます SoC デバイスの場合 HPS ロジック ブロックにハード プロセッサ システム (HPS) 遅延設定を供給することができます PHYCLK ネットワークは 高性能外部メモリ インタフェース用にデザインされた専用の高速 低スキューのバランスのとれたクロック ツリーです Cyclone V デバイスの上下はそれぞれ最大 4 PHYCLK ネットワークがあります I/O バンク上の左側および右側で 2 つの PHYCLK ネットワークがあります 各 PHYCLK ネットワークは 1 つの I/O バンクにまたがり I/O バンクに隣接して位置する PLL の 1 により駆動されています
図 6 7 図 6 8 図 6 9 および図 6 10 に Cyclone V デバイスで使用できる PHYCLK ネットワーク数を示します I/O Bank 8 Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank Left PLL PHYCLK Networks Right PLL Transceiver Banks FPGA Device PHYCLK Networks Sub-Bank Sub-Bank Sub-Bank Sub-Bank I/O Bank 5 I/O Bank 6 PHYCLK Networks Sub-Bank Sub-Bank Sub-Bank Sub-Bank I/O Bank 3 I/O Bank 4 Right PLL
I/O Bank 8 Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank Left PLL PHYCLK Networks Right PLL Transceiver Banks FPGA Device PHYCLK Networks Sub-Bank Sub-Bank Sub-Bank Sub-Bank I/O Bank 5 I/O Bank 6 Left PLL PHYCLK Networks Right PLL Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank I/O Bank 4 Sub-Bank
I/O Bank 8 Sub-Bank Sub-Bank I/O Bank 7 Sub-Bank Sub-Bank Left PLL PHYCLK Networks Right PLL I/O Bank 2 I/O Bank 1 Sub-Bank Sub-Bank Sub-Bank Sub-Bank PHYCLK Networks FPGA Device PHYCLK Networks Sub-Bank Sub-Bank Sub-Bank Sub-Bank I/O Bank 5 I/O Bank 6 Left PLL PHYCLK Networks Right PLL Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank I/O Bank 4 Sub-Bank
I/O Bank 8 Sub-Bank Sub-Bank Sub-Bank HPS I/O Sub-Bank Left PLL PHYCLK Network Transceiver Banks FPGA Device HPS Block HPS PLL HPS PHYCLK Networks PHYCLK Network Sub-Bank Sub-Bank I/O Bank 5 HPS I/O Left PLL PHYCLK Networks Right PLL Sub-Bank Sub-Bank I/O Bank 3 Sub-Bank I/O Bank 4 Sub-Bank 各 ピンは 遅延チェイン アップデート イネーブル回路 および ポストアンブル回路で構成された独立した ロジック ブロックに接続されます
図 6 11 に ロジック ブロックを示します Postamble Enable Postamble Circuitry Enable Control Circuit dqsenablein D Q D Q zerophaseclk (Postamble clock) dqsdisablen 0 1 enaphasetransferreg dqsin levelingclk (Read-leveled postamble clock) D D Q Q D Q Enable PRE dqsenable (3) dqsenableout 0 1 2 <delay dqs enable> Core Logic delay settings from the (2) delay settings from the Bypass delayctrlin [6:0] 7 7 0 delayctrlin [6:0] 7 1 D Q 7 2 Delay Chain dqsin 1 0 7 7 7 7 dqsupdateen Input Reference Clock (1) 1 0 <dqs delay chain bypass> Update Enable Circuitry dqsbusout (1) 位相シフト回路の入力基準クロックは PLL 出力クロックまたは入力クロック ピンから供給できます (2) 遅延設定は 2 つの との側から提供される場合にのみ適用されます (3) dqsenable 信号も Cyclone V FPGA ファブリックから供給できます アップデート イネーブル回路は 遅延設定が次に変更される前に 位相シフト回路またはコア ロジックからすべての ロジック ブロックに伝達されるのに十分な時間となるようにレジスタをイネーブルします 遅延設定と位相オフセット設定は レジスタを通過してから 遅延チェインに入ります レジスタは 遅延設定ビットの変更がすべての遅延エレメントに到達するのに十分な時間をとるようにアップデート イネーブル回路で制御されます これによって遅延を同時に調整できます この回路は 入力基準クロックまたはコアからのユーザー クロックを使用して アップデート イネーブル出力を生成します UniPHY Intellectual Property (IP) は デフォルトでこの回路を使用しています 図 6 12 にアップデート イネーブル回路出力の波形例を示します Counter Update (Every 8 cycles) Counter Update (Every 8 cycles) System Clock Delay Settings (Updated every 8 cycles) 7 bit Update Enable Circuitry Output ピンは 遅延設定によってシフトされます
遅延チェインは一連の可変遅延エレメントで構成されており 入力 信号を 位相シフト回路またはロジック アレイで与えられる量だけシフトすることができます SoC 遅延チェインは 位相シフト回路でのみ制御されます 同じ特性を持つ 遅延チェイン内の 2 つの遅延エレメントがあります ロジック ブロックでの遅延エレメント での遅延エレメント 必要な遅延チェイン数は 動作周波数を選択したときに UniPHY IP コアが自動的に設定するため ユーザーには分かりません SoC ではないのデバイスでは を 遅延チェインの制御に使用しない場合 UniPHY IP で使用可能な delayctrlin[6..0] 信号を使用して 独自の Gray コードの 7 ビット設定を入力することができます プリアンブル状態の場合 ハイ インピーダンス状態直後 は Low になります ポストアンブル状態の場合 ハイ インピーダンス状態に戻る直前に は Low になります Cyclone V デバイスは リード動作の終了時に DQ 入力レジスタをクロックするのに使用されるシフトされた 信号をグランドに接続できるよう制御可能な専用のポストアンブル レジスタを備えています これによって がポストアンブル ステートの間 リード動作時間の終了時に 入力信号上のグリッチが DQ レジスタに影響を与えないようにしています DDR3 や DDR2 SDRAM などの双方向リード ストローブを使用する外部メモリ インタフェースの場合 信号はハイ インピーダンス状態に入る前 またはそれから抜ける前に Low になります DDR および DDR2 SDRAM でのリード動作とライト動作の両方に対して プリアンプル仕様とポストアンプル仕様があります ポストアンブル回路は はポストアンブル ステートの間 リード動作の終了時に ライン上にノイズがあるときにデータが失われないようにしています Cyclone V デバイスは ポストアンブル イネーブル回路でハーフ データ レート (HDR) のブロックを持っています この手法により dqsenable アサーションに対しては 1/2 クロック サイクル レイテンシ dqsenable デアサーションに対しては 0 レイテンシになります HDR ブロックは I/O クロック ディバイダ回路の出力であるハーフ レートの再同期化クロックで駆動されます ポストアンブル レジスタ出力の後に AND ゲートがあり 非連続リード バースト上で前のリード バーストからのポストアンブル グリッチを回避するために使用されます ポストアンブル イネーブル回路ブロックで最初のステージのキャプチャ レジスタとして HDR ブロックを使用するのはオプションです コントローラが I/O の周波数の半分で動作している場合 これらのレジスタを使用することを推奨します
図 6 13 に HDR ブロックを使用してポストアンブル グリッチを回避する方法を示します Postamble glitch Postamble Preamble Postamble Enable dqsenable Delayed by 1/2T logic ダイナミック OCT コントロール ブロックは 並列 On-Chip Termination(R T OCT) をリード時にダイナミックにオンにし ライト時に R T OCT をオフにするのに必要なすべてのレジスタがあります 図 6 14 に ダイナミック OCT コントロール ブロックを示します OCT Control Path OCT Control D Q DFF D Q DFF OCT Control D Q DFF 0 1 D Q DFF 1 0 OCT Enable OCT Half-Rate Clock Write Clock (1) (1) ライト クロックは PLL から供給されます DQ ライト クロックと ライト クロックの間には 90 のオフセットがあります f ダイナミック On-Chip Termination コントロールについて詳しくは I/O Features in Cyclone V Devices の章を参照してください レジスタは ソース シンクロナス システムでより高速なレジスタ間転送および再同期化が可能になるように拡張されました トップ ボトム およびライトの は同じ機能を備えています
入力パスは DDR 入力レジスタ 再同期レジスタ および HDR ブロックで構成されています 入力パスの各ブロックはバイパスできます DDR 入力レジスタ ブロックには 3 個のレジスタがあります レジスタ A と B はクロックのポジティブおよびネガティブ エッジでデータをキャプチャし レジスタ C はキャプチャしたデータをアラインメントします キャプチャしたデータをアラインメントするレジスタ C は レジスタ A と同じクロックを使用します リード FIFO ブロックは システム クロック ドメインにデータを再同期し ハーフ レートにデータ レートを下げます 図 6 15 に Cyclone V 入力パスで使用可能なレジスタを示します DQ Double Data Rate Input Registers D Q Read FIFO datain [0] dataout[3..0] To core DDFF Q Input Reg A D Q D Q datain [1] (2), (3) DFF Input Reg B DFF Input Reg C wrclk rdclk Half-rate or full-rate clock (4) (1) このパスの各レジスタ ブロックはバイパスできます (2) 入力クロックは ロジック ブロックまたはグローバル クロック ラインから供給できます (3) および n 信号は DDR3 および DDR2 SDRAM インタフェースに反転させる必要があります アルテラのメモリ インタフェース IP を使用しているとき および n 信号は自動的に反転されます (4) このハーフ レートまたはフル レート リード クロックは クロック ネットワークを介して PLL から供給できます 出力および出力イネーブル パスは HDR ブロック および出力 / 出力イネーブル レジスタに分割されます デバイスは 出力および出力イネーブル パスの各ブロックをバイパスできます 出力パスは 組み合わせシングル データ レート (SDR) 出力またはレジスタ付き SDR 出力 および FPGA コアからのフル レートまたはハーフ レート DDR 出力を配線するように設計されています ハーフ レート データは PLL からのハーフ レート クロックによりクロック駆動される HDR ブロックを使用してフル レートに変換されます また 出力イネーブル パスの再同期レジスタの構造は 出力パス レジスタの構造に似て 出力イネーブル パスと出力パスの遅延およびレイテンシが等しくなるようにすることもできます
図 6 16 に Cyclone V の出力および出力イネーブル パスで使用できるレジスタを示します From Core (2) Half Data Rate Single Data Rate Output-Enable Registers D DFF Q 0 1 D Double Data Rate Output-Enable Registers DFF Q From Core (2) D Q OE Reg A OE 1 0 OR2 DFF D Q DFF OE Reg B OE From Core (wdata2) (2) D Half Data Rate Single Data Rate Output Registers DFF Q 0 1 D DFF Q Double Data Rate Output Registers 0 1 TRI DQ or From Core (wdata0) (2) D Q OE Reg A O DFF From Core (wdata3) (2) D DFF Q 0 1 D DFF Q From Core (wdata1) (2) D Q OE Reg B O DFF Half-Rate Clock (3) Write Clock (4) (1) 出力および出力イネーブル パスの各レジスタ ブロックはバイパスできます (2) FPGA コアから送られるデータはハーフ レート モードのメモリ インタフェース クロック周波 数の半分です (3) ライト クロックは PLL から供給されます (4) ライト クロックは PLL から供給されます DQ ライト クロックと ライト クロックの間には 90 のオフセットがあります Cyclone V デバイスは I/O ブロックおよび ロジック ブロックに ラン タイムの調整可能な遅延チェインがあります I/O または コンフィギュレーションブロック出力を通じて遅延チェインの設定を制御できます
すべての I/O ブロックは 次の要素の間の遅延チェインが含まれています 出力レジスタと出力バッファ 入力バッファと入力レジスタ 出力イネーブルと出力バッファ R T OCT イネーブル コントロール レジスタと出力バッファ 遅延チェインをバイパスして 0 位相シフトを達成することもできます 図 6 17 に I/O ブロックにおける遅延チェインを示します OCT Enable Output Enable D5 OCT delay chain D5 output-enable delay chain DQ or D5 Delay delay chain 0 1 D1 Delay delay chain 各 ロジックブロックは dqsbusout 出力の後の遅延チェイン および dqsenable 入力の前の他の遅延チェインで構成されます 図 6 18 に 入力パスにおける遅延チェインを示します Enable dqsin dqsenable delay chain D4 delay chain dqsbusout T11 delay chain Enable Control
Cyclone V の専用のハード メモリ コントローラはコア ロジックを使用して実装された Cyclone V メモリ コントローラと比較して より高いメモリ インタフェース周波数のサポートを可能にします Cyclone V デバイス内のハード メモリ コントローラは SDRAM インタフェースのデータ アドレス コマンド コントロール およびクロック ピンとして専用の I/O ピンを使用しています ハード メモリ コントローラを使用しない場合 通常の I/O ピンとして これらの専用のピンを使用することができます DDR2 および DDR3 SDRAM インタフェースに DDR2 およびの DDR3 SDRAM 高性能コントローラ II に似た他の機能をサポートする専用のメモリ コントローラを使用することができます f メモリ コントローラについて詳しくは 外部メモリ インタフェース ハンドブックの Design Guidelines を参照してください 表 6 6 に Cyclone V デバイス内のハード メモリ コントローラの機能を示します メモリ インタフェースのデータ幅 メモリ集積 メモリ バースト長 コマンドやデータ リオーダリング 飢餓コントロール ユーザー設定可能な優先サポート Avalon -MM データ スレーブのローカル インタフェース バンク管理 ストリーミングのリードとライト 8-16- および 32 ビット データ 16 ビット データ + 8 ビット ECC 32 ビット データ + 8 ビット ECC コントローラは 最大 4G ビットの密度部分および 2 つのチップ セレクトをサポートします DDR2 4 と 8 のバースト長 DDR3 8 のバースト長と 4 のバースト チョップ LPDDR2 2 4 8 および 16 のバースト長 コントローラは アドレス衝突検出では DRAM コマンドのアウト オブ オーダー実行および結果のイン オーダー リターンのサポートによって効率が向上します 飢餓カウンタは すべての要求が事前定義されたタイムアウト期間の後に提供されることを保証します この関数は データをの並べ替えのときに優先順位の低いアクセスでデータが残されていないことを保証します コントローラが優先順位の高い要求を検出すると その要求は 現在のキューイング要求をバイパスすることができます この要求は 直ちに処理され レイテンシが低減されます デフォルトでは コントローラは Avalon Memory Mapped プロトコルをサポートしています デフォルトでは コントローラはアクセスごとにクローズド ページのバンク管理を提供します コントローラーは 着信トラフィックに基づいてロウが開いたままにしています この機能は 特にランダムなトラフィックのためのコントローラの効率を向上させます コントローラは バンクが開いている場合 連続アドレスに連続的にクロック サイクルごとにリードまたはライトを発行することができます この機能は 大量のデータを持つ非常に高い効率を可能にします
バンク インタリーブ 予測バンク管理 マルチポート インタフェース 内蔵のバースト アダプタ コントローラのランタイム コンフィギュレーション On-Die Termination ユーザー コントローラ リフレッシュ タイミング 低消費電力モード パーシャル アレイ セルフ リフレッシュ ECC 付加レイテンシ ライト確認 メモリ コントローラの初期化のユーザー コントロール コントローラ ボンドのサポート コントローラは ランダムなアドレスに連続してリードまたはライトを発行することができます コントローラが早いので リードまたはライトが発生したときに正しいロウが開けるバンク管理コマンドを早く発行することができます これは 効率を向上させます インタフェースでは ローカル インタフェースを介してメモリ コントローラにアクセスする最大 6 のマスタ データまで接続することができます ポート上のトラフィックを中断することなく マルチポート スケジューリングのコンフィギュレーションを更新することができます コントローラは ローカル インタフェース上の任意のサイズのバーストを受け入れ 効率的なメモリ コマンドにこれらのバーストをマッピングすることができます この機能は 別にタイミング パラメータの標準的なコンパイル タイムの設定から FPGA の利コンフィギュレーションを必要とせずに タイミング パラメータを更新するためのサポートを提供します コントローラは メモリ内の ODT(On-Die Termination) を制御して シグナル インテグリティを向上させ ボード デザインを簡素化します リフレッシュが発生したときに制御することができます これにより リフレッシュはリフレッシュ ロック アウト タイムとの重要リードまたはライトの衝突を回避することができます 必要に応じてセルフ リフレッシュまたはディープ パワーダウン モードにメモリを配置するコントローラを要求することができます 電力を節約するモード レジスタを使用してセルフ リフレッシュ時にリフレッシュするメモリの領域を選択することができます Standard Hamming シングル エラーの訂正 ダブル エラーの訂正 (SECDED) の誤り訂正コード (ECC) は 以下をサポートしています 32 ビット データ + 8 ビット ECC 16 ビット データ + 8 ビット ECC 付加レイテンシを使用すると コントローラがコマンド効率を向上させるから t RCD 前にバンクに ACTIVATE コマンドの後 READ/WRITE コマンドを発行できます コントローラは ローカル インタフェース上のライト確認をサポートしています コントローラは ユーザー ロジック コントロールでメモリ コントローラの初期化をサポートします 例えば プロセッサが存在する場合ユーザーがシステム内のソフトウェア制御経由です より高い帯域幅を必要とするアプリケーションのための広いデータ幅を達成するために 2 つのコントローラを結合できます マルチポート ロジックがコントローラにアクセスするにはコアロジックから 6 ローカルインタフェースまで設定できます
図 6 19 に マルチポート ロジックで Cyclone V のハード メモリ コントローラの簡略図を示します Hard Memory Controller FPGA FPGA Core Logic Multiport Logic Memory Controller PHY Memory Avalon-MM Interface AFI より広いデータ幅をサポートする 2 つのハード メモリ コントローラを結合することができます 2 つのハード メモリ コントローラを結合すると データがユーザー ロジックにコントローラから出て行く同期していますが データがメモリにコントローラの外出は同期されません 結合コントローラが同期化され 2 つの別々のアドレス バスと 2 つの独立した命令バスと独立した状態を維持されていません これらのバスは別々にキャリブレートされています
図 6 20 および図 6 21 には Cyclone V デバイスでのハード メモリ コントローラの数 配置 およびハード メモリ コントローラ用の結合サポートを示しています 32-bit Interface Bank 8A Bank 7A Hard Memory Controller Bonding (Core Routing) Hard Memory Controller Bank 3A Bank 3B Bank 4A 32-bit Interface (1) ボトム ハード メモリ コントローラでは 3.3/3.0-V コンフィギュレーション用の Cyclone V GX C5 デバイスでサポートされていません
Bank 8A HPS I/O HPS Block HPS Hard Memory Controller Bank 5 HPS I/O 32-bit DDR3 Interface Hard Memory Controller Bank 3A Bank 3B Bank 4A 32-bit DDR3 Interface (1) Cyclone V SoC FPGA デバイス用のボンディングはサポートされていません f 専用ピンについて詳しくは Cyclone V Device Family Connection Guidelines を参照してください
f UniPHY IP は Cyclone V I/O 構造および Quartus II ソフトウェア TimeQuest タイミング アナライザを活用するために最適化されています UniPHY IP とメモリ コントローラは プロセス 電圧 および温度 (PVT) のばらつきに対して最も信頼性の高い動作周波数を保証します UniPHY IP は メモリ インタフェースに関連するクロックを生成する PLL をインスタンス化します Cyclone V デバイスは データをフル レート (I/O 周波数 ) からハーフ レート ( コントローラ周波数 ) およびその逆に変換するように でビルトイン レジスタを備えています UniPHY IP およびアルテラのメモリ コントローラ MegaCore ファンクションを使用したメモリ コントローラは メモリ デバイスの I/O インタフェースの半分の周波数で動作し それにより高速メモリ インタフェースでのタイミング管理を改善できます UniPHY IP は システムに必要な 遅延チェイン数をダイナミックに選択することもできます 遅延量は 遅延エレメント固有の遅延と遅延ステップ数と遅延ステップ値の積との合計に等しくなります For more information about the UniPHY メガファンクションについて詳しくは 外部メモリ ハンドブックの Reference Material を参照してください
表 6 7 に 本資料の改訂履歴を示します 2012 年 6 月 2.0 2012 年 2 月 1.2 Quartus II ソフトウェア v12.0 リリースのための更新 項を再構築 デザイン検討事項 ポストアンブル回路 and レジスタ の項を更新 SoC デバイスに対する情報を追加 図 6 5 図 6 10 および図 6 21 を追加 図 6 20 を更新 を更新 2011 年 11 月 1.1 表 6 2 を更新 図 6 2 を追加 2011 年 10 月 1.0 初版