HardCopy IIIデバイスの外部メモリ・インタフェース
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- ひさとも みしま
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1 7. HardCopy III HIII Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy III R HardCopy III I/O HardCopy III Stratix III I/O HardCopy III I/O ALTMEMPHY uartus II Timeuest PVT Altera Corporation 7 1
2 HardCopy III 7 1. HardCopy III (1) I/O I/O R3 SRAM TB TB R2 SRAM TB TB R SRAM TB TB RII+ SRAM TB TB RII SRAM TB TB RLRAM II TB TB 7 1 : (1) 7 2. HardCopy III (1) I/O I/O R2 SRAM TB TB R SRAM TB TB 7 2 : (1) 7 1 PLL LL I/O HardCopy III I/O PLL 7 2 Altera Corporation HardCopy III Volume 1
3 7 1. HardCopy III (1) (2) (3) PLL_L1 LL1 8A 8B 8C PLL_T1 PLL_T2 7C 7B 7A LL4 PLL_R1 1A 6A 1C 6C PLL_L2 PLL_L3 HardCopy III evice PLL_R2 PLL_R3 2C 5C 2A 5A PLL_L4 LL2 3A 3B 3C PLL_B1 PLL_B2 4C 4B 4A LL3 PLL_R4 7 1 : (1) I/O PLL (2) HardCopy III I/O 1B 2B 5B 6B (3) HC311 HC321 HC331 HC351 HC361 1 PLL I/O 3B 4B 7B 8B Altera Corporation 7 3 HardCopy III Volume 1
4 7 2 HardCopy III I/O IOE 7 2. (1) (2) (3) HardCopy III ASIC Memory LL S Logic Block S (Read) FIFO (2) 4n Half ata Rate Input Registers 2n Alignment & Synchronization Registers 2n R Input Registers n (Read) Resynchronization Clock Half-Rate Resynchronization Clock 4n Half ata Rate Output Registers 2n Alignment Registers 2n R Output Registers n (Write) Clock Management & Reset Write Clock Half-Rate Clock Alignment Clock S Write Clock S (Write) Half ata Rate Output Registers Alignment Registers R Output Registers 7 2 : (1) (2) (3) R HardCopy III HardCopy III LL PLL OCT / S Sn/Sn M VL HardCopy III 7 4 Altera Corporation HardCopy III Volume 1
5 / HardCopy III R S S R2 R SRAM R3 R2 SRAM RLRAM II RII+ RII SRAM HardCopy III S HardCopy III / / Cn S HardCopy III S S Sn S S Cn S Cn Cn S Cn S IOE 333 MHz R2 SRAM S HardCopy III R R3 R2 R SRAM RLRAM II I/O CIO RII+ RII SRAM RLRAM II I/O SIO HardCopy III S/ S/ S/ S/Sn S/Cn S/ R3 SRAM Altera Corporation 7 5 HardCopy III Volume 1
6 7 3 HardCopy III 7 3. HardCopy III / HardCopy III (1) M BWSn VL ECC / R3 SRAM R2 SRAM S (3) RLRAM II R2 SRAM S (3) R SRAM RII+ SRAM RII SRAM (1) (2) S/Sn S S/Cn RII+ SRAM (4) RII SRAM (4) RLRAM II SIO S Sn (1) 7 6 Altera Corporation HardCopy III Volume 1
7 7 3. HardCopy III / HardCopy III R3 SRAM mem_clk[0] mem_clk_n[0] IFFIO_RX S mem_clk[n:1] mem_clk_n[n:1] IFFOUT S n 1 R2 SRAM S mem_clk[0] mem_clk_n[0] IFFIO_RX mem_clk[n:1] mem_clk_n[n:1] IFFOUT n 1 R2 SRAM S R SRAM RLRAM II RII+ SRAM (4) RII SRAM (4) IFFOUT Sn (1) 7 3 : (1) S/ S/ S/ S Sn S Cn (2) BWSn NWSn M S/ VL ECC S/ (3) R2 SRAM S (4) RII+/RII SRAM K/K# S/ S HardCopy III I/O R3 R2 R SRAM R II+ RII SRAM RLRAMII I/O Altera Corporation 7 7 HardCopy III Volume 1
8 HardCopy III 4 8/ 9 16/ 18 32/ 36 S 32/ 36 S I/O Sn Cn 7 4 S Sn/Cn S/ 7 4. HardCopy III S/ (1) (2) (3) (4) (5) Sn Cn M VL / / / : (1) VL ALTMEMPHY (2) S S VL S 1 S/ (3) 8/ S/ 12 (4) 16/ S/ (5) 32/ S/ 4 S/Sn R UP /R N OCT R UP R N 4 S/ 4 S/ 8/ 9 S M S 7 8 Altera Corporation HardCopy III Volume 1
9 6 4 2 S/ S/ 8/ S 1 M 8 10 R UP R N 2 R3 SRAM S 1 R UP R N R UP R N Cn 9 RII+/RII SRAM R UP R N S/ R UP R N R UP R N R UP R N 4 16/ 18 32/ 36 S/ S R UP R N 8/ 9 16/ 18 32/ 36 S/ S uartus II no-fit 7 5 HardCopy III S/ HardCopy III S/ HardCopy III Altera Corporation 7 9 HardCopy III Volume 1
10 7 5. HardCopy III S/ (1) (2) 4 8/ 9 16/ 18 32/ 36 HC311/ HC321/ HC331/ HC351/ HC361 HC322/ HC332 HC352/ HC362/ HC FineLine BGA 1,152 FineLine BGA 1,152 FineLine BGA 1,517 FineLine BGA : (1) (2) S/ R UP /R N OCT R UP R N 1 S/ S/ OCT 7 10 Altera Corporation HardCopy III Volume 1
11 FineLine BGA HC311 HC321 HC331 HC351 HC361 S/ (1) (2) I/O Bank 8A (3) I/O Bank 8C (3) I/O Bank 7C I/O Bank 7A (3) LL 1 40 User I/Os 24 User I/Os 24 User I/Os 40 User I/Os x4=6 x4=2 x4=3 x4=6 LL 4 x8/x9=1 x8/x9=1 x16/x18=0 x16/x18=0 I/O Bank 1A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 6A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 1C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 2C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 HC311, HC321, HC331, HC351, and HC361 evices 780-pin FineLine BGA I/O Bank 6C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 5C 26 User I/Os (4) x4=3 x8/x9=1 x16/x18=0 I/O Bank 2A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 5A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 3A (3) I/O Bank 3C (3) I/O Bank 4C I/O Bank 4A (3) LL 2 40 User I/Os x4=6 24 User I/Os x4=2 x8/x9=1 x16/x18=0 24 User I/Os x4=3 x8/x9=1 x16/x18=0 40 User I/Os x4=6 LL : (1) (2) 32/ 36 (3) 4 S/Sn R UP /R N 2 OCT R UP R N / / 9 (4) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n) Altera Corporation 7 11 HardCopy III Volume 1
12 FineLine BGA HC322 HC332 HC352 HC362 HC372 S/ (1) (2) LL1 I/O Bank 8A (3) 40 User I/Os x4=6 I/O Bank 8B 24 User I/Os x4=4 x8/x9=2 I/O Bank 8C (3) 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 7C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 7B 24 User I/Os x4=4 x8/x9=2 I/O Bank 7A (3) 40 User I/Os x4=6 LL4 I/O Bank 1A (3) I/O Bank 6A (3) 48 User I/Os x4=7 48 User I/Os x4=7 I/O Bank 1C 42 User I/Os (4) x4=6 I/O Bank 6C 42 User I/Os (4) x4=6 I/O Bank 2C 42 User I/Os (4) x4=6 HC322, HC332, HC352, HC362, and HC372 evices 1152-pin FineLine BGA I/O Bank 5C 42 User I/Os (4) x4=6 I/O Bank 2A (3) 48 User I/Os x4=7 I/O Bank 5A (3) 48 User I/Os x4=7 LL2 I/O Bank 3A (3) 40 User I/Os x4=6 I/O Bank 3B 24 User I/Os x4=4 x8/x9=2 I/O Bank 3C (3) 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 4C 32 User I/Os x4=3 x8/x9=1 x16/x18=0 I/O Bank 4B 24 User I/Os x4=4 x8/x9=2 I/O Bank 4A (3) 40 User I/Os x4=6 LL3 7 4 : (1) (2) 32/ 36 (3) 4 S/Sn R UP /R N 2 OCT R UP R N / / 9 (4) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 7 12 Altera Corporation HardCopy III Volume 1
13 FineLine BGA HC352 HC362 HC372 S/ (1) LL1 I/O Bank 8A (2) 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 8B I/O Bank 8C (2) I/O Bank 7C I/O Bank 7B I/O Bank 7A (2) 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL4 I/O Bank 1A (2) 50 User I/Os (3) x4=7 x32/x36=0 I/O Bank 6A (2) 50 User I/Os (3) x4=7 x32/x36=0 I/O Bank 1C 42 User I/Os (3) x4=6 x32/x36=0 I/O Bank 2C 42 User I/Os (3) x4=6 x32/x36=0 HC352, HC362, and HC372 evices 1517-Pin FineLine BGA I/O Bank 6C 42 User I/Os (3) x4=6 x32/x36=0 I/O Bank 5C 42 User I/Os (3) x4=6 x32/x36=0 I/O Bank 2A (2) I/O Bank 5A (2) 50 User I/Os (3) x4=7 x32/x36=0 50 User I/Os (3) x4=7 x32/x36=0 I/O Bank 3A (2) I/O Bank 3B I/O Bank 3C (2) I/O Bank 4C I/O Bank 4B I/O Bank 4A (2) LL2 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 32 User I/Os x4=3 x8/x9=1 x16/x18=0 x32/x36=0 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 48 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL3 7 5 : (1) (2) 4 S/Sn R UP /R N 2 OCT R UP R N / 18 32/ / 9 (3) I/O 8 (CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 PLL PLL_L1_CLKp PLL_L1_CLKn PLL_L4_CLKp PLL_L4_CLKn PLL_R4_CLKp PLL_R4_CLKn PLL_R1_CLKp PLL_R1_CLKn Altera Corporation 7 13 HardCopy III Volume 1
14 S Sn HardCopy III SXY SnXY X S/ Y T B L R XY X S Y T B L R S1L S 7 6 1L 7 6 S/ 38 4 S/ 26 4 S/ M BWSn ECC VL I/O 7 14 Altera Corporation HardCopy III Volume 1
15 7 6. HardCopy III I/O S S38T S20T S19T S1T LL1 PLL_L1 S1L 1A PLL_T1 PLL_T2 8A 8B 8C 7C 7B 7A LL4 PLL_R1 S26R 6A S13L 1C 6C S14R PLL_L2 HardCopy III evice PLL_R2 PLL_L3 PLL_R3 S14L 2C 5C S13R 2A S26L PLL_L4 LL2 3A 3B 3C 4C 4B 4A PLL_B1 PLL_B2 5A S1R PLL_R4 LL3 S1B S19B S20B S38B Altera Corporation 7 15 HardCopy III Volume 1
16 4 4 I/O 8 S/ 4 S/ 1 S 1 Sn 4 8/ 9 I/O 2 4 S/ S Sn/Cn 1 10 M VL S Sn/Cn 16/ 18 I/O 4 4 S/ 19 M VL S Sn/Cn 32/ 36 I/O 8 4 S/ 37 M VL S Sn/Cn HardCopy III I/O S/ I/O I/O R UP /R N OCT PLL I/O / 9 16/ 18 32/ I/O 7 6. HardCopy III I/O /S I/O (1) 4 8/ 9 16/ 18 32/ (2) (3) : (1) I/O PLL (2) 4 R UP /R N HardCopy III OCT (3) 32 I/O 4 HardCopy III Altera Corporation HardCopy III Volume 1
17 M BWSn ECC VL HardCopy III S/ HardCopy III 8/ 9 16/ 18 32/ S/ M R3 SRAM R2 SRAM R SRAM RLRAM II RII+ RII SRAM BWSn M BWSn Low M BWSn High M Low M BWSn S/ M/BWSn R3 R2 R SRAM S M RLRAM II 1 M RII+/RII SRAM 9 1 BWSn 8 RII SRAM 8 2 BWSn NWSn M BWSn HardCopy III S 4 R3 SRAM 4 R2 SRAM M R3 R2 R SRAM ECC 72 R3 R2 R SRAM 64 8 ECC R3 R2 R SRAM ECC HardCopy III S/ ECC / Altera Corporation 7 17 HardCopy III Volume 1
18 VL RLRAM II RII+ SRAM 1 VL VL High RII+/RII SRAM C/Cn RLRAM II K/K# 1/2 VL RII+ SRAM ALTMEMPHY ECC VL 7 5 / / / RII SRAM burst-of-two / I/O I/O S Cn R3 R2 R SRAM RLRAM II CK CK# / CK/CK# HardCopy III R I/O IO CK/CK# S R3 R2 R SRAM tss RLRAM II tckk RII+ RII SRAM K/K# / HardCopy III IFFOUT IFFIO_TX IFFIO_RX IO Altera Corporation HardCopy III Volume 1
19 7 7 HardCopy III 7 7. (1) FPGA LEs I/O Elements V CC CK or K or K (2) CK# or K# or K# (2) System Clock 7 7 : (1) (2) R3 R2 R SRAM mem_clk[0] mem_clk_n[0] I/O S S I/O VREF V REF Altera Corporation 7 19 HardCopy III Volume 1
20 HardCopy III HardCopy III ALTMEMPHY PHY S S OCT IOE IOE PLL HardCopy III MegaCore PHY ALTMEMPHY MegaCore I/O HardCopy III I/O I/O S HardCopy III S C HardCopy III S C S S LL S 7 8 S S C 7 20 Altera Corporation HardCopy III Volume 1
21 7 8. S Cn S LL Reference Clock (2) S Pin Cn Pin S Logic Blocks S Pin Cn Pin LL Reference Clock (2) t t t t S Phase-Shift Circuitry to IOE to IOE to IOE to IOE S Phase-Shift Circuitry S Logic Blocks to IOE t Cn Pin S Pin t to IOE to IOE t S Pin Cn Pin t to IOE S Pin t to IOE to IOE t Cn Pin Cn Pin t to IOE to IOE t S Pin S Phase-Shift Circuitry to IOE to IOE to IOE to IOE S Phase-Shift Circuitry t t t t LL Reference Clock (2) Cn Pin S Pin Cn Pin S Pin LL Reference Clock (2) S S Cn S S S S Cn Altera Corporation 7 21 HardCopy III Volume 1
22 LL S LL S/Cn S S Cn PVT S Gray LL 1,280 LL 100 MHz S S 2.5 ns S I/O HardCopy III 4 LL 4 LL 4 LL 2 1 HardCopy III 8 LL 7 9 HardCopy III LL I/O 7 22 Altera Corporation HardCopy III Volume 1
23 7 9. HardCopy III LL I/O PLL_L1 8A 8B 8C PLL_T1 PLL_T2 7C 7B 7A PLL_R1 LL1 6 6 LL A 6A 1C 6C PLL_L2 PLL_R2 HardCopy III ASIC PLL_L3 PLL_R3 2C 5C 2A 5A 6 6 LL2 6 6 LL3 PLL_L4 3A 3B 3C PLL_B1 PLL_B2 4C 4B 4A PLL_R4 LL 2 LL 1 I/O 7A 7B 7C 8A 8B 8C I/O 1A 1C 2A 2C I/O 2 LL 1 LL 2 LL LL S Altera Corporation 7 23 HardCopy III Volume 1
24 2 LL S1L LL1 S2L LL2 7 7 LL HardCopy III I/O I/O I/O 1A 1B I/O 1 I/O LL I/O LL I/O LL1 LL2 LL3 LL4 1A, 1C, 2A, 2C, 7A, 7B, 7C, 8A, 8B, 8C 1A, 1C, 2A, 2C, 3A, 3B, 3C, 4A, 4B, 4C 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5C, 6A, 6C 5A, 5C, 6A, 6C, 7A, 7B, 7C, 8A, 8B, 8C LL PLL LL HardCopy III LL LL PLL PLL No Compensation uartus II PLL 7 24 Altera Corporation HardCopy III Volume 1
25 7 8. HC311 HC321 HC331 HC351 HC361 LL LL CLKIN / CLKIN / PLL / PLL / LL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L2 LL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L2 LL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B1 PLL_R2 LL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T1 PLL_R HC322 HC332 LL LL CLKIN / CLKIN / PLL / PLL / LL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L2 LL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L3 LL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B2 PLL_R3 LL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T2 PLL_R2 Altera Corporation 7 25 HardCopy III Volume 1
26 7 10. HC352 HC362 HC372 LL LL CLKIN / CLKIN / PLL / PLL / LL1 CLK12P, CLK13P, CLK14P, CLK15P CLK0P, CLK1P, CLK2P, CLK3P PLL_T1 PLL_L1, PLL_L2 LL2 CLK4P, CLK5P, CLK6P, CLK7P CLK0P, CLK1P, CLK2P, CLK3P PLL_B1 PLL_L3, PLL_L4 LL3 CLK4P, CLK5P, CLK6P, CLK7P CLK8P, CLK9P, CLK10P, CLK11P PLL_B2 PLL_R3, PLL_R4 LL4 CLK12P, CLK13P, CLK14P, CLK15P CLK8P, CLK9P, CLK10P, CLK11P PLL_T2 PLL_R1, PLL_R LL LL 16 Grey upndn 6 S / 7 26 Altera Corporation HardCopy III Volume 1
27 7 10. S (1) addnsub_a Phase offset settings from the core array 6 LL Phase Offset Control 6 Phase offset settings to S pins on top or bottom edge (3) Input Reference Clock (2) Phase Comparator upndn clock enable Up/own Counter addnsub_b Phase offset settings from the core array 6 Phase Offset Control 6 Phase offset settings to S pin on left or right edge (3) elay Chains 6 6 S elay Settings (4) : (1) S uartus II ALTMEMPHY (2) S PLL PLL (3) S (4) S S LL I/O LL 1,280 LL LL S S IOE Altera Corporation 7 27 HardCopy III Volume 1
28 LL S Cn 1 S1T 90 S2T MHz LL S HardCopy III LL S PVT S 5 S 0 HardCopy III Volume 2 HardCopy III C HardCopy III LL S , 45, 67.5, , 60, 90, , 72, 108, , 90, 135, , 60, 90, , 108, , 90, 135, S LL S 0 uartus II IOE S S S 7 28 Altera Corporation HardCopy III Volume 1
29 S S IOE IOE Cn IOE RII+ RII SRAM LL 2 2 S 1 I/O 1 I/O 2 S LL S LL 30 S 67.5 S Gray S LL LL S S LL S Gray Altera Corporation 7 29 HardCopy III Volume 1
30 LL LL S LL S 28 LL 3 5 LL S 4 HardCopy III Volume 2 HardCopy III C ALTMEMPHY LL dll_offset[5..0] dll_offset[5..0] addnsub S 7 11 S Cn S S S 7 30 Altera Corporation HardCopy III Volume 1
31 7 11. HardCopy III S (1) reset S Enable S elay Chain B A gated_dqs control FF PRN V CC S' CLR Bypass S or Cn Pin S bus 6 6 dqsenable Phase offset settings from S phase shift circuitry S delay settings from the S phaseshift circuitry Input Reference Clock (2) 6 6 Update Enable Circuitry Postamble Enable Resynchronization Clock Postamble Clock 7 11 : (1) dqsenable HardCopy III (2) S PLL PLL S S S Cn S S 4 S S S ALTMEMPHY S I/O S Altera Corporation 7 31 HardCopy III Volume 1
32 S LL LL S ALTMEMPHY dqs_delayctrlin[5..0] Gray 6 5 S ALTMEMPHY S S 0 S S S S S S ALTMEMPHY S LL Counter Update (Every 8 cycles) LL Counter Update (Every 8 cycles) System Clock S elay Settings (Updated every 8 cycles) 6 bit Update Enable Circuitry Output 7 32 Altera Corporation HardCopy III Volume 1
33 S R3 R2 R SRAM S Low S Low R 3 R2 R SRAM 7 13 S S HardCopy III S S IOE HardCopy III S reset S Enable B A gated_dqs control FF PRN V CC S' CLR S Bus Postamble Enable dqsenable Resynchronization Clock Postamble Clock Altera Corporation 7 33 HardCopy III Volume 1
34 HardCopy III HR I/O HR 7 13 HR I/O 7 19 AN 7 14 dqsenable 1/2 dqsenable Postamble glitch Postamble Preamble S Postamble Enable dqsenable elayed by 1/2T logic R3 SRAM CK/CK# R3 SRAM R3 SRAM 1.6 ns 7 15 R3 SRAM 7 34 Altera Corporation HardCopy III Volume 1
35 7 15. R3 SRAM S/ S/ S/ S/ CK/CK# S/ S/ S/ S/ HardCopy III CK/CK# S tss HardCopy III ASIC HardCopy III FPGA 2 I/O 1 I/O I/O 1A 1C 1 I/O LL S S PVT I/O S ALTMEMPHY 4 8 S / CK/CK# Altera Corporation 7 35 HardCopy III Volume 1
36 HardCopy III HardCopy III (1) Write clk (-90 0 ) Write-Leveled S Clock Write-Leveled Clock 7 16 : (1) I/O I/O I/O 1A 1C 1 I/O HardCopy III (1) S Resynchronization clock Read-Leveled Resynchronization Clock I/O Clock ivider Half-Rate Resynchronization Clock Half-Rate Source Synchronous Clock 7 17 : (1) I/O I/O I/O 1A 1C 1 I/O Altera Corporation HardCopy III Volume 1
37 ALTMEMPHY 90 S ALTMEMPHY S/ S S 90 S/ ALTMEMPHY On-Chip Termination 7 18 OCT OCT OCT 7 42 OCT HardCopy III HardCopy III I/O Altera Corporation 7 37 HardCopy III Volume 1
38 7 18. HardCopy III OCT OCT Control 2 OCT Half- Rate Clock OCT Control Path FF HR Block Write Clock (1) OCT Enable Resynchronization Registers 7 18 : (1) PLL FF I/O IOE IOE IOE IOE IOE LVS 7 19 HardCopy III R HR 7 38 Altera Corporation HardCopy III Volume 1
39 7 19. HardCopy III IOE (1) Half ata Rate Registers 0 1 to core (7) FF ouble ata Rate Input Registers to core (7) dataoutbypass (8) FF Input Reg A I Alignment & Synchronization Registers (2) FF FF neg_reg_out 0 1 to core (7) FF FF FF S (3) Input Reg B I Input Reg C I Cn (4) 0 1 Resynchronization Clock (5) FF FF to core (7) I/O Clock ivider (6) Half-Rate Resynchronization Clock to core (7) 7 19 : (1) (2) 3 (3) S (4) Cn (5) PLL (6) I/O S PLL I/O S Cn (7) FIFO (8) dataoutbypass Altera Corporation 7 39 HardCopy III Volume 1
40 R S Cn 3 3 PLL HR HardCopy III HR / 7 40 Altera Corporation HardCopy III Volume 1
41 7 20. HardCopy III IOE Half ata Rate to Single ata Rate Output-Enable Registers From Core ouble ata Rate Output-Enable Registers FF FF 0 1 From Core Alignment Registers OE Reg A OE 1 OR2 FF FF 0 FF Half ata Rate to Single ata Rate Output Registers OE Reg BOE From Core FF 0 FF ouble ata Rate Output Registers 1 From Core Output Reg Ao 1 0 TRI or S FF FF Alignment Registers FF From Core Output Reg Bo FF 0 1 From Core FF FF Half-Rate Clock Alignment Clock Write Clock SR SR FPGA R PLL HR R SRAM 0 R3 SRAM 7 34 Altera Corporation 7 41 HardCopy III Volume 1
42 SR R IOE OCT IOE HardCopy III Volume 1 HardCopy III I/O OCT HardCopy III OCT R S OCT R T OCT R3/R2 SRAM OT On-ie Termination OCT OCT R S OCT R UP R N OCT 1 OCT V CCIO 1 8 OCT 7 37 On-Chip Termination 7 42 Altera Corporation HardCopy III Volume 1
43 OCT R S OCT R T R UP R N OCT R UP R N S/ R UP R N 4 S/ OCT R T R S OCT IOE HardCopy III I/O / R3 SRAM / Altera Corporation 7 43 HardCopy III Volume 1
44 HardCopy III HSTL SSTL I/O 3 I/O OCT R S HardCopy III OCT R S OCT R T /R S OCT PLL PLL PHY PLL VCO HardCopy III PLL HardCopy III Volume 1 HardCopy III PLL 7 44 Altera Corporation HardCopy III Volume 1
45 HardCopy III Stratix III I/O HardCopy III ALTMEMPHY HardCopy III IP HardCopy III IOE IOE OCT HardCopy III PVT HardCopy III R3 HardCopy III 4 20 I/O HardCopy III PLL HardCopy III Volume 1 HardCopy III C HardCopy III Volume 2 HardCopy III I/O HardCopy III Volume 1 Altera Corporation 7 45 HardCopy III Volume 1
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