なる 次元積層 L2 キャッシュのリーク消費電力増加問題 一般にコアの温度分布はそのコアが割り当てられているプログラムによって異なる. した がって, マルチプログラム実行を考えた場合, コアひとつひとつの温度分布が異なる. この ため, 上層のキャッシュメモリの温度分布は, 下層コア
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- みいか いなくら
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1 温度を考慮した 3 次元積層 LSI 向け低消費エネルギー L2 キャッシュの提案 阿部祐希 1 花田高彬 1 井上弘士 2 村上和彰 2 本稿では, 温度を考慮した 3 次元積層 L2 キャッシュ向けバンク電源遮断による消費エネルギー削減手法について検討し, 有効性評価を行う.3 次元積層 L2 キャッシュは, 垂直方向に隣接するコアの熱伝導のため, 平面実装時の L2 キャッシュと比較して高温となり, リーク消費電力が増大する. そこで我々は, 積層 L2 キャッシュのバンク毎の温度分布の偏りに着目し, リーク消費電力を削減を実現する 3 次元積層キャッシュ向けのバンク電源遮断手法を検討している. 本稿では, 検討手法による消費エネルギー削減効果を評価した. ベンチマークプログラムを用いた評価の結果, 最も効率的な電源遮断を実現できた場合で, エネルギー遅延積を 28% 削減可能であること示した. 1. はじめに キャッシュメモリを大容量化するための手段の一つとして 3 次元積層の活用が注目されて いる 1)2)3). 垂直方向にダイを積層し,TSV(Through-Silicon-Via) と呼ばれる層間金属柱 などにより層間を直接接続することで, 短い配線長を維持しつつ回路の大規模化が可能とな る. また, 製造プロセスが異なるダイを比較的容易に積層できるといった利点もある. たと 1 九州大学大学院システム情報科学府 Graduate School of Information Science and Electrical Engineering, Kyushu University 2 九州大学大学院システム情報科学研究院 Faculty of Information Science and Electrical Engineering, Kyushu University えば,DRAM や MRAM といったロジックとは異なる製造プロセスを必要とする高集積メ モリを大容量キャッシュメモリとして 1 チップに集積できる. しかしながら,3 次元積層キャッシュメモリの課題の一つとして熱によるリーク消費電力 の増加が挙げられる. 一般に, プロセッサコアなどのロジック部と比較して活性化頻度が低 い L2 キャッシュでは消費電力密度が低い. このため, 平面実装時の L2 キャッシュは比較的 低温状態となる. これに対し,3 次元積層キャッシュメモリでは, 下層のプロセッサ ダイ の熱が伝導し, 上層にあるキャッシュメモリが高温化する. リーク消費電力は温度に対して 指数関数的に増加するため, 特に 3 次元積層された L2 キャッシュではリーク消費電力の増 加が深刻な問題となる 4). これまでに様々な低リーク消費電力キャッシュが提案されてきた 5)6). これらの手法では, キャッシュ メモリを部分的に停止する ( 電源供給を停止する ) ことでリーク消費電力を削減 する. 前述したように, 平面実装において L2 キャッシュは比較的低温である. したがって, 多くの従来手法では時間的な電源制御に重きを置いたアプローチを採っている. しかしな がら,3 次元積層された L2 キャッシュにおいては, 下層ダイにレイアウトされたプロセッ サ コアの温度が直接的に伝導する. 一般に, コアの温度は実行対象プログラムの特性によ り変化するため, 温度分布に偏りが生じる. そのため,3 次元積層 L2 キャッシュにおいて は, 空間的な電源制御の適用が極めて重要になる. そこで本稿では,3 次元積層 L2 キャッシュのリーク消費電力削減を目的とし, 温度分布 の偏りを考慮した電源遮断方式を検討する. 具体的には,4 コアを搭載したマルチコア プ ロセッサを前提とし, 特性の異なるプログラムを同時実行した場合の温度分布を決定する. そして, 最も効率的な電源遮断を実現できた場合の性能ならびに消費エネルギーを評価し, 温度を考慮した電源遮断方式の重要性を明らかにする 次元積層 L2 キャッシュとその問題点 次元積層 L2 キャッシュ 近年, 実行されるプログラムのワーキングセットが巨大化したため大容量のキャッシュメ モリが必要とされている. キャッシュメモリを大容量化するためには, キャッシュメモリの面 積を増加させなければならない. しかしながら, チップ面積は限られている. そこで, キャッ シュメモリを大容量化するための手段の一つとして三次元積層による大容量キャッシュメモ リの搭載が注目されている. 三次元積層とは垂直方向にダイを積層させ,TSV と呼ばれる 層間金属柱などで層間接続を行うことで, 短い配線長を維持しつつ回路の大規模化が可能と 1
2 なる 次元積層 L2 キャッシュのリーク消費電力増加問題 一般にコアの温度分布はそのコアが割り当てられているプログラムによって異なる. した がって, マルチプログラム実行を考えた場合, コアひとつひとつの温度分布が異なる. この ため, 上層のキャッシュメモリの温度分布は, 下層コアにおける実行プログラムに依存する. ここで,L2 キャッシュメモリを積層した場合のリーク消費電力増加度について評価を行 う. 表 1 に本稿でのプロセッサ想定パラメータを纏める. 大容量キャッシュメモリは,way ごとにバンク分割されているものとする.3 次元積層キャッシュメモリのバンクは 1 つの way を構成しているものとし, バンクの電源を 1 つ遮断すると 3 次元積層キャッシュメモリ の容量が 128KB 減少し連想度が 1 低下するものとする. コアの温度分布は, 文献 8) におけ る温度評価をもとにする. ベンチマークプログラムはベンチマークセット SpecCPU2000 9) から 8 種類選んだ. 文献 8) の温度評価はシングルプロセッサにおける温度評価であるため, 本稿では隣り合わせにあるコア同士の熱伝導は無視し, 文献 8) の温度分布が本評価でのコア の温度分布であるとする. そして, 真上にあるバンクの温度もその温度に等しいとして評価 を行う. 本実験における下層コアと上層のバンクの位置関係を図 1 に示す. 下層に 4 コア のマルチコアプロセッサが搭載されており, 上層にキャッシュメモリが搭載されているとす る. 上層のキャッシュメモリは 16 のバンクに分けられているとする. 下層のコアのブロッ クは文献 8) で評価をおこなっている粒度に等しく, 上層のバンクの温度は, 対応する下層コ アのブロックにおける平均温度とする. その温度分布を用い, キャッシュメモリシミュレー タ Cacti6.0 10) を用いてリーク消費電力を算出した. 表 2 に本稿で用いた温度分布及び, そ のコアの真上にあるバンクのリーク消費電力を示す. 表 2 から, 上層のバンクの温度分布は 均一ではなく, それぞれのバンクによって, リーク消費電力が異なることが分かる. 図 3 はキャッシュメモリシミュレータ Cacti6.0 10) により実験した平面実装時と 3 次元積 層時のリーク消費電力を示したグラフである. カッコ内は下層コアの実行プログラムを表す. 平面実装時では, 文献 8) より, プログラムによる温度依存性はほとんどなく, キャッシュメ モリ内の温度はすべて 67( ) として評価を行った. 下層コアで実行しているプログラムは 175.vpr,179.art,188.ammp,301.apsi と仮定した. これらのプログラムは, コア内部の温度 が平均的高温である. これらのプログラムで温度評価を行うことで, リーク電力の増大幅 を見積もることが可能である. このような状況においては, キャッシュメモリを積層した場 合, リーク消費電力が約 1.5 倍に増大すると評価する. 図 2 は, 平面実装プロセッサである Sun microsystems の Niagara2 の消費電力内訳 ( プ 図 1 3 次元積層プロセッサ概略図 表 1 プロセッサ想定パラメータテクノロジサイズ 32nm コア数 4 コアモデル Alpha21364 動作周波数 1.2GHz L1 キャッシュ容量 32KByte, 連想度 2 アクセスレイテンシ 1cc 単位アクセス消費エネルギー 0.39nJ L2 キャッシュ容量 2048KByte, 連想度 16, アクセスレイテンシ 11cc, バンク数 16 単位アクセス消費エネルギー 1.46nJ 主記憶容量 2GByte, バンク数 8 アクセスレイテンシ 191cc 単位アクセス消費エネルギー 7.92nJ ロセステクノロジ 32nm) を示している 7). 図 2 からわかるように,L2 キャッシュメモリの 消費電力はプロセッサ全体の 20% を占めているている. その中でも,L2 キャッシュメモリ のリーク消費電力は全体の 11% も占めている. したがって, 平面実装時でもプロセッサ全体の消費電力のうち 11% も占めているため,3 次元積層した場合にリーク消費電力が 1.5 倍に増加することは問題である. そのため,3 次 元積層キャッシュメモリのリーク消費電力を削減する方法が必要である. 2
3 おうとした場合, 問題になる点がある. それは, キャッシュメモリ内部でリーク消費電力が異なっていることである. 第 2 節で述べたように, 積層キャッシュメモリでは, 温度分布が一様にならないからである. キャッシュサイジングによってリーク消費電力の削減効果を高めるため, 電源遮断するバンクを選別する事は重要である. これは, 電源遮断箇所のリーク消費電力が大きければ, キャッシュサイジングの効果は大きくなるためである. 本稿では, 3 次元積層キャッシュメモリを前提とした, 下層コア温度を考慮したキャッシュサイジング適用による消費エネルギー削減効果について評価を行う. 図 2 Niagara2 の消費電力内訳 7) 図 3 3 次元積層時と平面実装時のリーク消費電力の比較 表 2 L2 バンクの温度と消費電力 バンク温度 ( ) 8) バンク消費電力 (mw) プログラム gzip swim vpr art mcf ammp bzip apsi 次元積層 L2 キャッシュ向けキャッシュサイジング 3.1 キャッシュサイジング リーク消費電力を削減するための既存技術に, キャッシュメモリの一部の電源を遮断する 手法がある 6). キャッシュメモリの電源の一部を遮断することで, キャッシュメモリの容量 を動的に変更 ( キャッシュサイジング ) する. この手法は, キャッシュメモリの一部の電源を遮断した際に増加する動的消費エネルギー と削減するリーク消費電力のトレードオフを考慮し, 適切なキャッシュメモリの容量を選択 する. このため, キャッシュメモリの消費エネルギー削減を行うことを可能としている 次元積層キャッシュへのキャッシュサイジング適用 3 次元積層キャッシュメモリにキャッシュサイジングを適用しリーク消費電力の削減を行 4. 評 価 4.1 消費エネルギーモデル 本稿にて仮定する 3 次元積層キャッシュメモリの有効性評価のため, メモリシステムの消 費エネルギーモデルを構築する. 本稿にて仮定する 3 次元積層プロセッサのメモリシステム全体の消費エネルギー E total は, 式 (1) によって表わされる. 一般に, 消費エネルギーは動的な消費エネルギー E dynamic とリークな消費エネルギー E static に分類できる. 動的な消費エネルギー, ならびに, リー クな消費エネルギーを詳細に分類したモデルを式 (2),(3) に示す. 動的成分, リーク成分そ れぞれにおいて, 消費エネルギーは,L1 キャッシュメモリ (E L1.d,E L1.s ),L2 キャッシュ メモリ (E L2.d,E L2.s), 主記憶の消費エネルギー (E mem.d,e mem.s) に分類できる. E total = E dynamic + E static (1) E dynamic = E L1.d + E L2.d + E mem.d (2) E static = E L1.s + E L2.s + E mem.s (3) 次に, 各メモリの動的消費エネルギーモデルを示す. 式 (4),(5),(6) は, それぞれ,L1 キャッシュメモリ,L2 キャッシュメモリ, 主記憶の動的消費エネルギーを示している. 各メモリ における動的消費エネルギーは, それぞれ, アクセス当たりの平均消費エネルギー (E L1.access, E L2.access,E mem.access) と総アクセス回数 (N L1.access,N L2.access,N mem.access) の積に よって求められる. E L1.d = E L1.access N L1.accesss (4) E L2.d = E L2.access N L2.access (5) E mem.d = E mem.access N mem.access (6) 続いて, 各メモリのリーク消費エネルギーモデルを示す. 式 (7),(8),(9) は, それぞれ, 3
4 L1 キャッシュメモリ,L2 キャッシュメモリ, 主記憶のリーク消費エネルギーを示している. 一般に,SRAM で構成される L1 キャッシュメモリ, ならびに,L2 キャッシュメモリのリー ク消費エネルギーはリーク消費電力の時間積分によって表わすことができる. 本稿では, モ デル簡素化のため, 各キャッシュメモリのリーク消費電力にはプログラム実行時の平均リーク 消費電力を用いる. このため,L1 キャッシュメモリのリーク消費エネルギーは L1 キャッシュ メモリ平均消費電力 P L1.s と実行時間の積によって表わすことができる. また,L2 キャッ シュメモリのリーク消費エネルギーは L2 キャッシュメモリ バンクの平均消費電力 P i.bank.s の総和と, 実行時間の積によって算出できる. 一方,DRAM で構成される主記憶のリーク 消費エネルギーはリフレッシュに要するエネルギーと同義である. このため, リフレッシュ 当たりの消費エネルギー E mem.ref と, 主記憶のリフレッシュレート T mem,ref の積となる. E L2.s = ( E L1.s = P L1.s T (7) n P i.bank.s ) T (8) i=1 E mem.s = E mem.ref 4.2 消費エネルギーモデルによる定性的評価 T T mem.ref (9) L2 キャッシュバンクの電源遮断によるキャッシュサイジングは,L2 キャッシュメモリの リーク消費電力を削減を実現する一方で,L2 キャッシュメモリの容量が減少する. そのた め, 電源遮断されていない L2 キャッシュバンクへのアクセス数が増加し, また,L2 キャッ シュミス率増加に伴い主記憶の動的消費エネルギー増加を引き起こす. さらに,L2 キャッ シュミス率増加に伴い実行時間が増加するためリーク消費エネルギーが増加する可能性が ある. これらを踏まえ, 第節にて構築した消費エネルギーモデルを用い,3 次元積層キャッ シュメモリにおける電源遮断によるキャッシュサイジングの消費エネルギー削減有効性評価 を行う. 評価対象は,L2 キャッシュメモリの動的, リーク消費エネルギー (E L2.d,E L2.s ) と, 主記憶の動的諸費エネルギー E mem.d の和である. 本評価において, 実行時間 T は L2 キャッシュのミス率 MR L2 に依存する. 実行時間 T を式 (10) によって表わす. 本評価では, メモリアクセスが全体の実行時間の 20% を占める と仮定し評価を行う. なお,t L2 は L2 キャッシュメモリ バンクへの平均アクセスレイテ ンシであり,t mem は主記憶への平均アクセスレイテンシである.Memrate とは全体の実 表 3 1) L2 キャッシュの温度とリーク消費電力の関係温度 (K) リーク消費電力 (mw) 行時間のうちメモリアクセス時間の割合である. T = NL2.access(tL2 + MRL2 tmem) Memrate 本モデルによる評価では,L2 キャッシュメモリの温度がバンク毎に偏っているケースに おいて評価を実施する. バンクの温度とその時のリーク消費電力の値は文献 1) にて示され ている値を参考にした. 結果, 積層 L2 キャッシュの各バンクの温度とリーク消費電力を表 3 となった. なお, 本評価では, 積層 L2 キャッシュの総バンク数は 16 であり, バンク毎の 温度の偏りは 4 バンク毎であると仮定した. 即ち,340K,350K,360K,370K にて動作す るバンク数がそれぞれ 4 バンクずつあると仮定する. モデルによる消費エネルギー評価結果を図 5 に示す.x 軸の稼働バンク数を示している. 稼動バンク数を減少させる際には 高温なバンクから電源遮断するものとする. 基準平面は消費エネルギー比 z=1 を表している. これは, あるプログラムを稼働バンク 数 16 で動作さあせた場合の L2 キャッシュミス率が 0.20 である場合を基準とするためであ る. したがって, 基準平面より下にあるケースでは, 手法適用によって消費エネルギーが削 減が可能である事を示している. 次に, 図 5 に示しているプログラム特性曲線 1,2 の断面図を図 7, 図 8 に示す. プログ ラム特性曲線とは, あるプログラムを実行した際の L2 ミス率と稼働バンク数の関係を仮定 した曲線である. 特性曲線 1 は図 4 の 164.gzip のように稼働バンクをある数まで減少させ ても L2 ミス率が増加しないプログラムを仮定する. 特性曲線 2 は図 4 の 256.bzip2 のよう に稼働バンク数を減少させた場合に,L2 ミス率が上昇してしまうプログラムを仮定する. 図 7 は, 特性曲線 1 を仮定した場合の断面図である, 稼働バンク数を 13 まで減少させた 際に消費エネルギーが最小になっている. これは, 稼働バンク数を 13 まで減少させる際に は, 動的消費エネルギーの増加より, リーク消費電力削減効果が大きいため消費エネルギー 削減効果が得られる. 図 8 は, 特性曲線 2 を仮定した場合の断面図である. このようなプログラムを仮定した 場合, 稼働バンク数を減少させることによる消費エネルギー削減効果は得られない. この場 合では, 稼働バンク減少によるリーク消費電力削減効果よりも, 実行時間の増加と L2 ミス (10) 4
5 情報処理学会研究報告 (a) 164.gzip 図4 (b) 256.bzip2 ベンチマーク毎のバンク数とミス率 図 5 高温バンクから電源遮断した場合 図 6 低温バンクから電源遮断した場合 率増加による消費エネルギー増加が表れるためである このようなプログラムにおいては 稼動バンク数を減少させず稼動する方が消費エネルギーの観点から望ましいことがわかる 図 7 図 8 より 実行するプログラムに応じて 消費エネルギーを最小化するバンク数を選 択することが重要である事が示されている 一方 稼働バンクを低温なバンクから電源を遮断した場合の消費エネルギー評価結果を表 6 に示す 稼働バンク数を減らした場合 基準平面より下にあるケースが少ない これは 一部の電源を遮断した際に 電源遮断対象ではないバンクのリーク消費電力が大きいためで 図7 ある これらのバンクのリーク消費電力は 少しばかりの実行時間増加による消費エネル ギー増加が大きく 電源遮断によるリーク消費エネルギー削減効果を打消してしまう した プログラム特性曲線 1 の断面 図8 プログラム特性曲線 2 の断面 Cacti6.010) を用いて算出した がって 図 5 と図 6 の比較より 電源遮断するバンクの優先度を決定するにあたり 温度を 本実験では マルチプログラムを 1 億命令実行し その実行時間を稼動区間と定義する 考慮することが重要である事が示されている 稼働区間内で最適な稼働バンク数 および高温なバンクが既知であるものとして評価を行 4.3 ベンチマークプログラムを用いた有効性評価 う また 稼働区間内では実行プログラムは変化しないものとする 比較対象は 全バンク 本手法の消費エネルギー削減効果を見積もるため ベンチマークプログラムを用いた定量 が稼働状態 (即ち 稼動バンク数 16) とする 評価指標にはエネルギー遅延積 (ED 積) を用 的な評価実験を行う 本実験では 消費エネルギーモデルにシミュレータで得られた値を代 いる 本評価での ED 積とは 実行時間 T と消費エネルギー Etotal の積をとったものであ 入し 評価を行う 本評価における消費エネルギー評価対象は メモリシステム (L1 キャッ る この指標を用いることで 消費エネルギーだけでなく 実行時間に重みを置いた評価が シュメモリ 積層 L2 キャッシュメモリ 主記憶) の消費エネルギーである 可能である 各バンクの動作温度 ならびにリーク消費電力の仮定は 第 2.2 節と同様の方 評価に当たり 実行するベンチマークプログラム毎の実行時間 T ならびに 各メモリへ 法で行い 表 2 に従うものとする のアクセス回数 (NL1.access NL2.access Nmem.access ) を求める必要がある これらの値は 本実験では ベンチマークセット SpecCPU20009) から 8 種類選び その中で実行する プロセッサシミュレーションより求める マルチプロセッサシミュレータには M511) を用い 組合わせを選択した プログラムの入力には train を用いた プログラムによる L2 キャッ た また メモリアクセス当たりの消費エネルギー (EL1.access EL2.access Emem.access ) シュのミス率とコア温度が本手法の消費エネルギー削減効果に大きな影響を及ぼすと考え ならびに キャッシュのリーク消費電力 Pl1s Pi.bank.s は キャッシュメモリシミュレータ られる そこで プログラムごとの L2 キャッシュの特性を評価を行いプログラムの分類を 5 c 2011 Information Processing Society of Japan
6 表 4 評価実験に使用するプログラムの分類 ワーキングセットサイズ 大 小 175.vpr 比較的温度が均一 179.art 188.ammp 301.apsi 171.swim 局所的に高温 181.mcf 164.gzip 256.bzip 表 5 実行プログラムの組み合わせ プログラム 分類基準 175.vpr,179.art,188.ammp,301.apsi 比較的均一温度 164.gzip,171.swim,181.mcf,256.bzip2 局所的に高温 164.gzip,175.vpr,188.ammp,301.apsi ワーキングセットサイズ小 171.swim,179.art,181.mcf,256.bzip ワーキングセットサイズ大 行った.L2 キャッシュのミス率による分類のため M5 を用い, シングルコアでプログラムを実行した場合の稼働バンク数とミス率変化を解析した. その結果の一部を図 4 に示す. 今回の分類では, 稼働バンクを 8 バンクを減らした場合にキャッシュミス率が 25% を超えていないプログラムをワーキングセットサイズが小さいプログラムとして定義した. プログラムの分類を表 4 に示す. この分類を元に決定した, 本実験で用いたプログラムの組合わせを表 5 に示す. ベンチマークプログラムを用いた評価実験結果を図 9 に示す. 横軸はプログラムセット, 縦軸に全バンク稼働状態での ED 積を 1 として正規化した ED 積比を示している. 本実験においては, 縦軸の ED 積比が低いほど良い結果であるといえる. なお, 図 9 中の提案手法バー直上の数字は,ED 積が最小となったバンク数を示している. 評価実験結果より, 本実験で行ったプログラムの組み合わせにおいて, すべて ED 積削減効果が得られた. 最大で 28% の削減を達成した. 削減効果が大きかったプログラムの組合わせは, 表 5 におけるワーキングセットサイズが大きいプログラムの組合わせと, 温度が局所的なプログラムの組合せであった. 前者において ED 積比が減少した理由は, 多くのバンクの電源を遮断しても L2 ミス率が増大せず, また実行時間の増加幅が小さかったためで 図 9 ED 積 ある. 後者において ED 積比が減少した理由は, 高消費エネルギーであるバンクの電源を遮断したことで, 大幅な消費エネルギー削減効果が得られたためである. 一方, ワーキングセットサイズが小さいプログラムの組合せでは,ED 積削減効果が小さかった. これは, 稼働バンクを減少させた際に,L2 ミス率の増加が早い段階で現れ, 実行時間が増加したためであると考えられる. 評価実験の結果より,3 次元積層 L2 キャッシュにおいて, L2 キャッシュの温度を考慮したキャッシュサイジング手法は有効であると評価できた. 今後, バンクの電源遮断アルゴリズムを考案する必要がある. なお, 本評価では, バンク温度については下層コアと同温度であり, かつ時間的に変化しないと仮定している. 温度はプログラム実行中に変化していくものであるため, 温度について今後詳細に評価する予定である. 5. おわりに 3 次元積層技術を用いたキャッシュメモリを積層したプロセッサは, 配線長を維持しつつキャッシュメモリの大容量化を実現できるとして, 近年注目されている. しかしながら, 垂直方向に隣接するコアの熱が伝導するため,3 次元積層キャッシュメモリは高温に伴うリーク消費エネルギーの増加が課題となる. キャッシュメモリのリーク消費エネルギー削減を実現する既存手法として L2 ミス率を考慮したキャッシュサイジングが過去に研究されている.3 次元積層キャッシュメモリでは, 温度によるリーク電流が支配的になる可能性が高い. このため, リーク電流が大きい高温な部分を優先的に電源遮断することで, より高いリーク消費エネルギー削減効果が期待できる. 6
7 そこで, 我々は 3 次元積層キャッシュメモリを前提とした消費エネルギー削減を実現する 電源遮断手法を提案する. 本稿では, 提案手法の有効性評価を実施した. 初めに, モデルに よる評価を実施し,3 次元積層キャッシュメモリにバンク温度の偏りを考慮した電源遮断を 行うことで消費エネルギー削減が達成可能である事を示した. 次に, ベンチマークプログラ ムを用いた評価を実施した.3 次元積層キャッシュメモリの温度分布はコアの実行プログラ ムによって異なる. 実行プログラムに応じたバンク電源遮断によって最大 28% の ED 積削 減が狙える事を示した. 今後の予定として, バンク電源遮断アルゴリズムの考案を念頭においた, 実行プログラム 毎の詳細な温度解析を実施する. 謝辞 日頃から御討論頂いております九州大学安浦 村上 松永 井上 アシル 杉原 研究室ならびにシステム LSI 研究センターの諸氏に感謝します. 本研究は主に九州大学情 報基盤研究開発センターの研究用計算機システムを利用しました. なお, 本研究は, 独立行 政法人新エネルギー 産業技術総合開発機構 (NEDO) 若手グラントの支援による. 参考文献 Computer Architecture, Proceedings. Eighth International Symposium on, IEEE, pp (2002). 7) Li, S., Ahn, J., Brockman, J. and Jouppi, N.: McPAT 1.0: An Integrated Power, Area, and Timing Modeling Framework for Multicore Architecture, HP Labs (2009). 8) Kong, J., John, J., Chung, E., Chung, S. and Hu, J.: On the Thermal Attack in Instruction Caches, IEEE Transactions on Dependable and Secure Computing (2009). 9) Henning, J.: SPEC CPU2000: Measuring CPU performance in the new millennium, Computer, Vol.33, No.7, pp (2002). 10) Muralimanohart, N., Balasubramonian, R. and Jouppi, N.: Optimizing nuca organizations and wiring alternatives for large caches with cacti 6.0, Microarchitecture, MICRO th Annual IEEE/ACM International Symposium on, IEEE, pp.3 14 (2007). 11) Binkert, N., Dreslinski, R., Hsu, L., Lim, K., Saidi, A. and Reinhardt, S.: The M5 simulator: Modeling networked systems, Micro, IEEE, Vol.26, No.4, pp (2006). 1) Black, B., Annavaram, M., Brekelbaum, N., DeVale, J., Jiang, L., Loh, G., Mc- Caule, D., Morrow, P., Nelson, D., Pantuso, D. et al.: Die stacking (3d) microarchitecture (2006). 2) Li, F., Nicopoulos, C., Richardson, T., Xie, Y., Narayanan, V. and Kandemir, M.: Design and management of 3D chip multiprocessors using network-in-memory, Computer Architecture, ISCA rd International Symposium on, IEEE, pp (2006). 3) Kim, J., Nicopoulos, C., Park, D., Das, R., Xie, Y., Narayanan, V., Yousif, M. and Das, C.: A novel dimensionally-decomposed router for on-chip communication in 3D architectures, ACM SIGARCH Computer Architecture News, Vol.35, No.2, pp (2007). 4) Li, P., Deng, Y. and Pileggi, L.: Temperature-dependent optimization of cache leakage power dissipation, Computer Design: VLSI in Computers and Processors, ICCD Proceedings IEEE International Conference on, IEEE, pp (2005). 5) Kaxiras, S., Hu, Z. and Martonosi, M.: Cache decay: exploiting generational behavior to reduce cache leakage power, ACM SIGARCH Computer Architecture News, Vol.29, No.2, ACM, pp (2001). 6) Yang, S., Powell, M., Falsafi, B. and Vijaykumar, T.: Exploiting choice in resizable cache design to optimize deep-submicron processor energy-delay, High-Performance 7
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画像認識向け 3 次元積層 アクセラレータ アーキテクチャの検討 九州大学大学院システム情報科学府学院 * 九州大学大学院システム情報科学研究院 ** 上野伸也 * Gauthier Lovic Eric** 井上弘士 ** 村上和彰 ** 1 概要 画像認識技術 アクセラレータによる高性能 低消費エネルギー化 アプリケーション分析 アクセラレータ アーキテクチャ検討ア 性能 消費エネルギー評価 まとめ
IPSJ SIG Technical Report Vol.2015-ARC-215 No.7 Vol.2015-OS-133 No /5/26 Just-In-Time PG 1,a) 1, Just-In-Time VM Geyser Dalvik VM Caffei
Just-In-Time PG 1,a) 1, 1 2 1 1 Just-In-Time VM Geyser Dalvik VM CaffeineMark SPECJVM 17% 1. LSI [1][2][3][4][5] (PG) Geyser [6][7] PG ON/OFF OS PG PG [7][8][9][10] Java Just-In-Time (JIT PG [10] JIT 1
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25 (412M528) 1 2 1 50% 75% 18% 2 18% (ED ) 34% 3 Abstract Increasing power consumption has been becoming a major concern not only for mobile computing but also high-performance computing, and processors
CPU LSI [10] 3 3D [2] TSV [2], [12] TSV 3 [1], [12] Loh 3 [7]Puttaswamy [9] Cong [12] 3 [6] 2.3 [2] ( )
![CPU LSI [10] 3 3D [2] TSV [2], [12] TSV 3 [1], [12] Loh 3 [7]Puttaswamy [9] Cong [12] 3 [6] 2.3 [2] ( )](/thumbs/89/100674142.jpg "CPU LSI [10] 3 3D [2] TSV [2], [12] TSV 3 [1], [12] Loh 3 [7]Puttaswamy [9] Cong [12] 3 [6] 2.3 [2] ( )")
3 1,a) 2,b) 2,c) 2,d) 2,e) 2,f) 2,g) 3 3 3 Introducing Thermal Cost Function to Wire-Activity-Aware 3D-stacked Processor Floorplanner Abstract: The 3D-stacked silicon technology is reported to improve
この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の
計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.
Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessor Takahiro SASAKI, Tomohiro INOUE, Nobuhiko OMORI, Tetsuo HIRONAKA, Han
Chip Size and Performance Evaluations of Shared Cache for On-chip Multiprocessor Takahiro SASAKI, Tomohiro INOUE, Nobuhiko OMORI, Tetsuo HIRONAKA, Hans J. MATTAUSCH, and Tetsushi KOIDE 1 1 2 0.5 µm CMOS
Core1 FabScalar VerilogHDL Cache Cache FabScalar 1 CoreConnect[2] Wishbone[3] AMBA[4] AMBA 1 AMBA ARM L2 AMBA2.0 AMBA2.0 FabScalar AHB APB AHB AMBA2.0
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AMBA 1 1 1 1 FabScalar FabScalar AMBA AMBA FutureBus Improvement of AMBA Bus Frame-work for Heterogeneos Multi-processor Seto Yusuke 1 Takahiro Sasaki 1 Kazuhiko Ohno 1 Toshio Kondo 1 Abstract: The demand
スライド 1
知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,
1 Hybrid Memory Cube HMC CPU HMC 2. Hybrid Memory Cube HMC 2.1 Hybrid Memory Cube (HMC) Micron HMC DDR DRAM TSV I/O HMC 1 1 (Vault ) 4 4 HMC DDR
3 1 2 3 1 Micron 3 Hybrid Memory Cube (HMC) HPC SPARC64 XIfx HMC CPU SPARC 64XIfx HMC CPU HMC 1. CPU DRAM 3 LSI 3 Wide I/O[1] Hybrid Memory Cube (HMC)[2], [3] 3 3 CPU DIMM HMC CPU DRAM 4 8 CPU 1 Graduate
2014 年電子情報通信学会総合大会ネットワークシステム B DNS ラウンドロビンと OpenFlow スイッチを用いた省電力法 Electric Power Reduc8on by DNS round- robin with OpenFlow switches 池田賢斗, 後藤滋樹
ネットワークシステム B- 6-164 DNS ラウンドロビンと OpenFlow スイッチを用いた省電力法 Electric Power Reduc8on by DNS round- robin with OpenFlow switches 池田賢斗, 後藤滋樹 早稲田大学基幹理工学研究科情報理工学専攻 1 研究の背景 n インターネットトラフィックが増大 世界の IP トラフィックは 2012
FabHetero FabHetero FabHetero FabCache FabCache SPEC2000INT IPC FabCache 0.076%
2013 (409812) FabHetero FabHetero FabHetero FabCache FabCache SPEC2000INT 6 1000 IPC FabCache 0.076% Abstract Single-ISA heterogeneous multi-core processors are increasing importance in the processor architecture.
情報処理学会研究報告 IPSJ SIG Technical Report Vol.2014-DPS-159 No.31 Vol.2014-MBL-71 No /5/16 仮想化環境における読込み書込み比率を考慮した動的 VM メモリ割り当て 1 坂本雅哉 1 山口実靖 近年, サーバの
仮想化環境における読込み書込み比率を考慮した動的 VM メモリ割り当て 1 坂本雅哉 1 山口実靖 近年, サーバの消費電力増加, 設置スペース肥大化が問題となっており, その解決策の一つとして, 仮想化技術を用いて複数の仮想マシンを一台の物理マシンに集約する手法がある. 仮想化環境では, 仮想マシンを停止させることなくメモリの割り当て量を変更することが可能である. 一つの物理マシンにて複数の仮想マシンを稼働させ,
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演算 / メモリ性能バランスを考慮した CMP 向けオンチップ メモリ貸与法の提案 九州大学 林徹生今里賢一井上弘士村上和彰 1 発表手順 背景 目的 演算 / メモリ性能バランシング 概要 アクセスレイテンシの削減とオーバーヘッド 提案手法の実現方法 着目する命令 (Cell プロセッサへの ) 実装 性能評価 姫野ベンチマーク Susan@MiBench おわりに 2 チップマルチプロセッサ (CMP)
富士通セミコンダクタープレスリリース 2009/05/19
[ デバイス ] 2009 年 5 月 19 日富士通マイクロエレクトロニクス株式会社 世界初!125 動作の SiP 向け低消費電力メモリを新発売 ~ メモリの耐熱性向上により 消費電力の大きな高性能デジタル家電に最適 ~ 富士通マイクロエレクトロニクス株式会社 ( 注 1) は DDR SDRAM インターフェースを持つメモリでは世界で初めて動作温度範囲を 125 まで拡張したコンシューマ FCRAM(
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集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2009/0/4 集積回路工学 A.Matuzawa (5MOS 論理回路の電気特性とスケーリング則 資料は松澤研のホームページ htt://c.e.titech.ac.j にあります 2009/0/4 集積回路工学 A.Matuzawa 2 インバータ回路 このようなインバータ回路をシミュレーションした 2009/0/4 集積回路工学
パソコンシミュレータの現状
第 2 章微分 偏微分, 写像 豊橋技術科学大学森謙一郎 2. 連続関数と微分 工学において物理現象を支配する方程式は微分方程式で表されていることが多く, 有限要素法も微分方程式を解く数値解析法であり, 定式化においては微分 積分が一般的に用いられており. 数学の基礎知識が必要になる. 図 2. に示すように, 微分は連続な関数 f() の傾きを求めることであり, 微小な に対して傾きを表し, を無限に
ムーアの法則に関するレポート
情報理工学実験レポート 実験テーマ名 : ムーアの法則に関する調査 職員番号 4570 氏名蚊野浩 提出日 2019 年 4 月 9 日 要約 大規模集積回路のトランジスタ数が 18 ヶ月で2 倍になる というムーアの法則を検証した その結果 Intel 社のマイクロプロセッサに関して 1971 年から 2016 年の平均で 26.4 ヶ月に2 倍 というペースであった このことからムーアの法則のペースが遅くなっていることがわかった
6 2. AUTOSAR 2.1 AUTOSAR AUTOSAR ECU OSEK/VDX 3) OSEK/VDX OS AUTOSAR AUTOSAR ECU AUTOSAR 1 AUTOSAR BSW (Basic Software) (Runtime Environment) Applicat
AUTOSAR 1 1, 2 2 2 AUTOSAR AUTOSAR 3 2 2 41% 29% An Extension of AUTOSAR Communication Layers for Multicore Systems Toshiyuki Ichiba, 1 Hiroaki Takada, 1, 2 Shinya Honda 2 and Ryo Kurachi 2 AUTOSAR, a
3 2 2 (1) (2) (3) (4) 4 4 AdaBoost 2. [11] Onishi&Yoda [8] Iwashita&Stoica [5] 4 [3] 3. 3 (1) (2) (3)
![3 2 2 (1) (2) (3) (4) 4 4 AdaBoost 2. [11] Onishi&Yoda [8] Iwashita&Stoica [5] 4 [3] 3. 3 (1) (2) (3)](/thumbs/68/59204737.jpg "3 2 2 (1) (2) (3) (4) 4 4 AdaBoost 2. [11] Onishi&Yoda [8] Iwashita&Stoica [5] 4 [3] 3. 3 (1) (2) (3)")
(MIRU2012) 2012 8 820-8502 680-4 E-mail: {d kouno,shimada,endo}@pluto.ai.kyutech.ac.jp (1) (2) (3) (4) 4 AdaBoost 1. Kanade [6] CLAFIC [12] EigenFace [10] 1 1 2 1 [7] 3 2 2 (1) (2) (3) (4) 4 4 AdaBoost
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# # この資料は 情報工学レクチャーシリーズ松尾啓志著 ( 森北出版株式会社 ) を用いて授業を行うために 名古屋工業大学松尾啓志 津邑公暁が作成しました パワーポイント 7 で最終版として保存しているため 変更はできませんが 授業でお使いなる場合は松尾 (matsuo@nitech.ac.jp) まで連絡いただければ 編集可能なバージョンをお渡しする事も可能です # 主記憶管理 : ページ置き換え方式
User-defined Logic Application Memory Manager (Replacement) Application Specific Prefetcher (ASP) Application Kernel On-chip RAM (BRAM) On-chip RAM I/
RTL 1,2,a) 1,b) CPU Verilog HDL RTL 1. CPU GPU Verilog HDL VHDL RTL HDL Vivado HLS Impulse C CPU 1 2 a) takamaeda@arch.cs.titech.ac.jp b) kise@cs.titech.ac.jp RTL RTL RTL Verilog HDL RTL 2. 1 HDL 1 User-defined
IPSJ SIG Technical Report Vol.2009-DBS-149 No /11/ Bow-tie SCC Inter Keyword Navigation based on Degree-constrained Co-Occurrence Graph
1 2 1 Bow-tie SCC Inter Keyword Navigation based on Degree-constrained Co-Occurrence Graph Satoshi Shimada, 1 Tomohiro Fukuhara 2 and Tetsuji Satoh 1 We had proposed a navigation method that generates
2015 TRON Symposium セッション 組込み機器のための機能安全対応 TRON Safe Kernel TRON Safe Kernel の紹介 2015/12/10 株式会社日立超 LSIシステムズ製品ソリューション設計部トロンフォーラム TRON Safe Kernel WG 幹事
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(fnirs: Functional Near-Infrared Spectroscopy) [3] fnirs (oxyhb) Bulling [4] Kunze [5] [6] 2. 2 [7] [8] fnirs 3. 1 fnirs fnirs fnirs 1
![(fnirs: Functional Near-Infrared Spectroscopy) [3] fnirs (oxyhb) Bulling [4] Kunze [5] [6] 2. 2 [7] [8] fnirs 3. 1 fnirs fnirs fnirs 1](/thumbs/49/25651654.jpg "(fnirs: Functional Near-Infrared Spectroscopy) [3] fnirs (oxyhb) Bulling [4] Kunze [5] [6] 2. 2 [7] [8] fnirs 3. 1 fnirs fnirs fnirs 1")
THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS TECHNICAL REPORT OF IEICE. fnirs Kai Kunze 599 8531 1 1 223 8526 4 1 1 E-mail: yoshimura@m.cs.osakafu-u.ac.jp, kai@kmd.keio.ac.jp,
IPSJ SIG Technical Report Vol.2015-MUS-106 No.10 Vol.2015-EC-35 No /3/2 BGM 1,4,a) ,4 BGM. BGM. BGM BGM. BGM. BGM. BGM. 1.,. YouTube 201
BGM 1,4,a) 1 2 2 3,4 BGM. BGM. BGM BGM. BGM. BGM. BGM. 1.,. YouTube 2015 1 100.. Web.. BGM.BGM [1]. BGM BGM 1 Waseda University, Shinjuku, Tokyo 169-8555, Japan 2 3 4 JST CREST a) ha-ru-ki@asagi.waseda.jp.
Run-Based Trieから構成される 決定木の枝刈り法
Run-Based Trie 2 2 25 6 Run-Based Trie Simple Search Run-Based Trie Network A Network B Packet Router Packet Filtering Policy Rule Network A, K Network B Network C, D Action Permit Deny Permit Network
記者発表開催について
2014 年 6 月 4 日 東京工業大学広報センター長大谷清 300mm ウエハーを厚さ 4µm に超薄化 -DRAM で検証 超小型大規模三次元メモリーに威力 - 概要 東京工業大学異種機能集積研究センターの大場隆之特任教授は ディスコ 富士通研究所 PEZY Computing( ペジーコンピューティング 東京都千代田区 ) WOW アライアンス ( 用語 1) と共同で 半導体メモリー (DRAM)
降圧コンバータIC のスナバ回路 : パワーマネジメント
スイッチングレギュレータシリーズ 降圧コンバータ IC では スイッチノードで多くの高周波ノイズが発生します これらの高調波ノイズを除去する手段の一つとしてスナバ回路があります このアプリケーションノートでは RC スナバ回路の設定方法について説明しています RC スナバ回路 スイッチングの 1 サイクルで合計 の損失が抵抗で発生し スイッチングの回数だけ損失が発生するので 発生する損失は となります
untitled
3 inoue@ait.kyushu u.ac.jp 1 3D 3? 2 2D 3D! Through Silicon Via:TSV Wire bonding (WB) 3D stacking (System in Package or SiP) TSV Package on Package (POP) 3D stacking Source: Yuan Zie, 3D IC Design/Architecture,
,4) 1 P% P%P=2.5 5%!%! (1) = (2) l l Figure 1 A compilation flow of the proposing sampling based architecture simulation
1 1 1 1 SPEC CPU 2000 EQUAKE 1.6 50 500 A Parallelizing Compiler Cooperative Multicore Architecture Simulator with Changeover Mechanism of Simulation Modes GAKUHO TAGUCHI 1 YOUICHI ABE 1 KEIJI KIMURA 1
1 薄膜 BOX-SOI (SOTB) を用いた 2M ビット SRAM の超低電圧 0.37V 動作を実証 大規模集積化に成功 超低電圧 超低電力 LSI 実現に目処 独立行政法人新エネルギー 産業技術総合開発機構 ( 理事長古川一夫 / 以下 NEDOと略記 ) 超低電圧デバイス技術研究組合(
1 薄膜 BOX-SOI (SOTB) を用いた 2M ビット SRAM の超低電圧 0.37V 動作を実証 大規模集積化に成功 超低電圧 超低電力 LSI 実現に目処 独立行政法人新エネルギー 産業技術総合開発機構 ( 理事長古川一夫 / 以下 NEDOと略記 ) 超低電圧デバイス技術研究組合( 理事長 : 豊木則行 / 以下 LEAP と略記 ) と国立大学法人東京大学は このたび マイコン等に使われる論理集積回路の大幅な省エネ化を可能とする
16.16%
2017 (411824) 16.16% Abstract Multi-core processor is common technique for high computing performance. In many multi-core processor architectures, all processors share L2 and last level cache memory. Thus,
2. CABAC CABAC CABAC 1 1 CABAC Figure 1 Overview of CABAC 2 DCT 2 0/ /1 CABAC [3] 3. 2 値化部 コンテキスト計算部 2 値算術符号化部 CABAC CABAC
![2. CABAC CABAC CABAC 1 1 CABAC Figure 1 Overview of CABAC 2 DCT 2 0/ /1 CABAC [3] 3. 2 値化部 コンテキスト計算部 2 値算術符号化部 CABAC CABAC](/thumbs/92/108208872.jpg "2. CABAC CABAC CABAC 1 1 CABAC Figure 1 Overview of CABAC 2 DCT 2 0/ /1 CABAC [3] 3. 2 値化部 コンテキスト計算部 2 値算術符号化部 CABAC CABAC")
H.264 CABAC 1 1 1 1 1 2, CABAC(Context-based Adaptive Binary Arithmetic Coding) H.264, CABAC, A Parallelization Technology of H.264 CABAC For Real Time Encoder of Moving Picture YUSUKE YATABE 1 HIRONORI
A Bit flipping Reduction Method for Pseudo-random Patterns Using Don’t Care Identification on BAST Architecture
29 年 2 月 4 日日本大学大学院生産工学研究科数理情報工学専攻修士論文発表会 BAST アーキテクチャにおけるランダムパターンレジスタント故障ドントケア抽出を用いた擬似ランダムパターンのビット反転数削減法に関する研究 日本大学院生産工学研究科数理情報工学専攻万玲玲 背景 概要 BAST アーキテクチャ 目的と提案手法 ハンガリアンアルゴリズム ランダムパターンレジスタント故障検出用ドントケア抽出法
Microsoft PowerPoint - MATE2010Inoue.pptx
3 次元積層が可能にする 次世代マイクロプロセッサ アーキテクチャ 九州大学井上こうじ (inoue@ait.kyushu u.a.jp) 1 More Than Moore を目指して なぜ 3 次元積層なのか? 2 半導体も 2D から 3D の世界へ! 複数のダイを同一パッケージに集積 ダイ間を貫通ビア (Through Silion Via:TSV) で接続 Wire bonding (WB)
3.1 Thalmic Lab Myo * Bluetooth PC Myo 8 RMS RMS t RMS(t) i (i = 1, 2,, 8) 8 SVM libsvm *2 ν-svm 1 Myo 2 8 RMS 3.2 Myo (Root
1,a) 2 2 1. 1 College of Information Science, School of Informatics, University of Tsukuba 2 Faculty of Engineering, Information and Systems, University of Tsukuba a) oharada@iplab.cs.tsukuba.ac.jp 2.
RLC 共振回路 概要 RLC 回路は, ラジオや通信工学, 発信器などに広く使われる. この回路の目的は, 特定の周波数のときに大きな電流を得ることである. 使い方には, 周波数を設定し外へ発する, 外部からの周波数に合わせて同調する, がある. このように, 周波数を扱うことから, 交流を考える
共振回路 概要 回路は ラジオや通信工学 などに広く使われる この回路の目的は 特定の周波数のときに大きな電流を得ることである 使い方には 周波数を設定し外へ発する 外部からの周波数に合わせて同調する がある このように 周波数を扱うことから 交流を考える 特に ( キャパシタ ) と ( インダクタ ) のそれぞれが 周波数によってインピーダンス *) が変わることが回路解釈の鍵になることに注目する
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3 次元積層マイクロプロセッサ 解決すべき課題と将来展望 九州 学井上こうじ (inoue@ait.kyushu-u.ac.jp) 1 世の中いたる所で 3D なぜ 3 次元積層なのか? 2 半導体も 2D から 3D の世界へ! 複数のダイを同 パッケージに集積 ダイ間を貫通ビア (Through Silicon Via:TSV) で接続 Wire-bonding (WB) 3D stacking
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![Microsoft PowerPoint - SDF2007_nakanishi_2.ppt[読み取り専用]](/thumbs/94/118227082.jpg "Microsoft PowerPoint - SDF2007_nakanishi_2.ppt[読み取り専用]")
ばらつきの計測と解析技術 7 年 月 日設計基盤開発部先端回路技術グループ中西甚吾 内容. はじめに. DMA(Device Matrix Array)-TEG. チップ間 チップ内ばらつきの比較. ばらつきの成分分離. 各ばらつき成分の解析. まとめ . はじめに 背景 スケーリングにともない さまざまなばらつきの現象が顕著化しており この先ますます設計困難化が予想される EDA ツール 回路方式
IPSJ SIG Technical Report Vol.2014-IOT-27 No.14 Vol.2014-SPT-11 No /10/10 1,a) 2 zabbix Consideration of a system to support understanding of f
1,a) 2 zabbix Consideration of a system to support understanding of fault occurrences based on the similarity of the time series Miyaza Nao 1,a) Masuda Hideo 2 Abstract: With the development of network
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この資料は 情報工学レクチャーシリーズ松尾啓志著 ( 森北出版株式会社 ) を用いて授業を行うために 名古屋工業大学松尾啓志 津邑公暁が作成しました パワーポイント 27 で最終版として保存しているため 変更はできませんが 授業でお使いなる場合は松尾 (matsuo@nitech.ac.jp) まで連絡いただければ 編集可能なバージョンをお渡しする事も可能です 主記憶管理 : 仮想記憶 復習 : 主記憶管理
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計算機システムの基礎 ( 第 10 回配布 ) 第 7 章 2 節コンピュータの性能の推移 (1) コンピュータの歴史 (2) コンピュータの性能 (3) 集積回路の進歩 (4) アーキテクチャ 第 4 章プロセッサ (1) プロセッサの基本機能 (2) プロセッサの構成回路 (3) コンピュータアーキテクチャ 第 5 章メモリアーキテクチャ 1. コンピュータの世代 計算する機械 解析機関 by
MCU MOS-FET [2] [3] CPU [4] MCU CPU 2.2 [5] OS 3. 1 CPU CPU CPU CPU CPU 1 Fig. 1 system structure 2 Fig. 2 Entire sequence 2
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1 1 2 1 1 0 CPU RAM (NVRAM) 1. 1 [1] NVRAM NVRAM OS 1 Future University Hakodate 2 Kumamoto University 2. 2.1 [2] Geyser [3] OS PCCS Power Consumption Controlling Scheduler [4] MCU 1 MCU MOS-FET [2] [3]
共有辞書を用いた 効率の良い圧縮アルゴリズム
大規模テキストに対する 共有辞書を用いた Re-Pair 圧縮法 Variable-to-Fixed-Length Encoding for Large Texts Using Re-Pair Algorithm with Efficient Shared Dictionaries 関根渓, 笹川裕人, 吉田諭史, 喜田拓也 北海道大学大学院情報科学研究科 1 背景 : 巨大なデータ 計算機上で扱うデータの巨大化.
DEIM Forum 2009 B4-6, Str
DEIM Forum 2009 B4-6, 305 8573 1 1 1 152 8550 2 12 1 E-mail: tttakuro@kde.cs.tsukuba.ac.jp, watanabe@de.cs.titech.ac.jp, kitagawa@cs.tsukuba.ac.jp StreamSpinner PC PC StreamSpinner Development of Data
次元圧縮法を導入したクエリに基づくバイクラスタリング 情報推薦への応用 武内充三浦功輝岡田吉史 ( 室蘭工業大学 ) 概要以前, 我々はクエリに基づくバイクラスタリングを用いた情報推薦手法を提案した. 本研究では, 新たに推薦スコアが非常に良く似たユーザまたはアイテムを融合する次元圧縮法を導入した. 実験として, 縮減前と縮減後のデータセットのサイズとバイクラスタ計算時間の比較を行う. キーワード
THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS TECHNICAL REPORT OF IEICE. dou
九州大学学術情報リポジトリ Kyushu University Institutional Repository キャッシュ ミス頻発ロード命令を対象としたミス原因解析 三輪, 英樹九州大学大学院システム情報科学府 堂後, 靖博福岡大学大学院工学研究科 井上, 弘士九州大学大学院システム情報科学府 村上, 和彰九州大学大学院システム情報科学府 http://hdl.handle.net/34/638
IPSJ SIG Technical Report Vol.2016-ARC-221 No /8/9 GC 1 1 GC GC GC GC DalvikVM GC 12.4% 5.7% 1. Garbage Collection: GC GC Java GC GC GC GC Dalv
GC 1 1 GC GC GC GC DalvikVM GC 12.4% 5.7% 1. Garbage Collection: GC GC Java GC GC GC GC DalvikVM[1] GC 1 Nagoya Institute of Technology GC GC 2. GC GC 2.1 GC 1 c 2016 Information Processing Society of
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Adaptive Execution on 3D Microprocessors Koji Inoue Kyushu University 1 Outline Why 3D? Will 3D always work well? work well? Support Adaptive Execution! Memory Hierarchy Run time Optimization Conclusions
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黄 大 大 大 用目 手 一 大 高 士 文 目 士 文 比 士 文 士 文 士 文 黄 山 一 田 比 用 子 黄 山 一 田 力 子 士 文 12.1.19 本章の背景および目的 提案手法の概要 高速なパケット転送 分類のために使用されている TCAM の問題点 高い消費電力 チップのコスト アクセス制御リスト (access control list; ACL) フィールドの中 ポート番号の範囲表現問題
(3) E-I 特性の傾きが出力コンダクタンス である 添え字 は utput( 出力 ) を意味する (4) E-BE 特性の傾きが電圧帰還率 r である 添え字 r は rrs( 逆 ) を表す 定数の値は, トランジスタの種類によって異なるばかりでなく, 同一のトランジスタでも,I, E, 周
トランジスタ増幅回路設計入門 pyrgt y Km Ksaka 005..06. 等価回路についてトランジスタの動作は図 のように非線形なので, その動作を簡単な数式で表すことができない しかし, アナログ信号を扱う回路では, 特性グラフのの直線部分に動作点を置くので線形のパラメータにより, その動作を簡単な数式 ( 一次式 ) で表すことができる 図. パラメータトランジスタの各静特性の直線部分の傾きを数値として特性を表したものが
IPSJ SIG Technical Report Vol.2014-MBL-70 No.49 Vol.2014-UBI-41 No /3/15 2,a) 2,b) 2,c) 2,d),e) WiFi WiFi WiFi 1. SNS GPS Twitter Facebook Twit
2,a) 2,b) 2,c) 2,d),e) WiFi WiFi WiFi 1. SNS GPS Twitter Facebook Twitter Ustream 1 Graduate School of Information Science and Technology, Osaka University, Japan 2 Cybermedia Center, Osaka University,
Kumamoto University Center for Multimedia and Information Technologies Lab. 熊本大学アプリケーション実験 ~ 実環境における無線 LAN 受信電波強度を用いた位置推定手法の検討 ~ InKIAI 宮崎県美郷
熊本大学アプリケーション実験 ~ 実環境における無線 LAN 受信電波強度を用いた位置推定手法の検討 ~ InKIAI プロジェクト @ 宮崎県美郷町 熊本大学副島慶人川村諒 1 実験の目的 従来 信号の受信電波強度 (RSSI:RecevedSgnal StrengthIndcator) により 対象の位置を推定する手法として 無線 LAN の AP(AccessPont) から受信する信号の減衰量をもとに位置を推定する手法が多く検討されている
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独立行政法人情報通信研究機構 KIDAWARA Yutaka NICT Knowledge Clustered Group researched and developed the information analysis system WISDOM as a research result of the second medium-term plan. WISDOM has functions that
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数値計算入門 武尾英哉. 離散数学と数値計算 数学的解法の中には理論計算では求められないものもある. 例えば, 定積分は, まずは積分 ( 被積分関数の原始関数をみつけること できなければ値を得ることはできない. また, ある関数の所定の値における微分値を得るには, まずその関数の微分ができなければならない. さらに代数方程式の解を得るためには, 解析的に代数方程式を解く必要がある. ところが, これらは必ずしも解析的に導けるとは限らない.
CLEFIA_ISEC発表
128 ビットブロック暗号 CLEFIA 白井太三 渋谷香士 秋下徹 盛合志帆 岩田哲 ソニー株式会社 名古屋大学 目次 背景 アルゴリズム仕様 設計方針 安全性評価 実装性能評価 まとめ 2 背景 AES プロジェクト開始 (1997~) から 10 年 AES プロジェクト 攻撃法の進化 代数攻撃 関連鍵攻撃 新しい攻撃法への対策 暗号設計法の進化 IC カード, RFID などのアプリケーション拡大
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John Paulin HANSEN (IT University of Copenhagen, Denmark) Håkon LUND (Royal School of Library and Information Science, Denmark) / 1 20 Majaranta and Raiha, 2000 ALS Amyotrophic Lateral Sclerosis 2 ALS
木村の理論化学小ネタ 理想気体と実在気体 A. 標準状態における気体 1mol の体積 標準状態における気体 1mol の体積は気体の種類に関係なく 22.4L のはずである しかし, 実際には, その体積が 22.4L より明らかに小さい
理想気体と実在気体 A. 標準状態における気体 1mol の体積 標準状態における気体 1mol の体積は気体の種類に関係なく.4L のはずである しかし, 実際には, その体積が.4L より明らかに小さい気体も存在する このような気体には, 気体分子に, 分子量が大きい, 極性が大きいなどの特徴がある そのため, 分子間力が大きく, 体積が.4L より小さくなる.4L とみなせる実在気体 H :.449
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課題アプローチ技法 Ⅲ 73070310 後藤佑介テーマ 住宅用太陽光発電システムの利用効果 1. はじめに近年 地球温暖化問題に関心が集まっている その要因である二酸化炭素は私たちの生活を支える電力利用から排出される 二酸化炭素の排出を削減するためには再生可能エネルギー利用の技術が必要である その技術の一つである太陽光発電システム (PV システム ) はクリーンで無公害なエネルギーとして大きな期待が寄せられている
Windows7 OS Focus Follows Click, FFC FFC focus follows mouse, FFM Windows Macintosh FFC n n n n ms n n 4.2 2
1 1, 2 A Mouse Cursor Operation for Overlapped Windowing 1 Shota Yamanaka 1 and Homei Miyashita 1, 2 In this paper we propose an operation method for overlapped windowing; a method that the user slides
Haiku Generation Based on Motif Images Using Deep Learning Koki Yoneda 1 Soichiro Yokoyama 2 Tomohisa Yamashita 2 Hidenori Kawamura Scho
Haiku Generation Based on Motif Images Using Deep Learning 1 2 2 2 Koki Yoneda 1 Soichiro Yokoyama 2 Tomohisa Yamashita 2 Hidenori Kawamura 2 1 1 School of Engineering Hokkaido University 2 2 Graduate
補足 中学で学習したフレミング左手の法則 ( 電 磁 力 ) と関連付けると覚えやすい 電磁力は電流と磁界の外積で表される 力 F 磁 電磁力 F li 右ねじの回転の向き電 li ( l は導線の長さ ) 補足 有向線分とベクトル有向線分 : 矢印の位
http://totemt.sur.ne.p 外積 ( ベクトル積 ) の活用 ( 面積, 法線ベクトル, 平面の方程式 ) 3 次元空間の つのベクトルの積が つのベクトルを与えるようなベクトルの掛け算 ベクトルの積がベクトルを与えることからベクトル積とも呼ばれる これに対し内積は符号と大きさをもつ量 ( スカラー量 ) を与えるので, スカラー積とも呼ばれる 外積を使うと, 平行四辺形や三角形の面積,
DEIM Forum 2017 H ,
DEIM Forum 217 H5-4 113 8656 7 3 1 153 855 4 6 1 3 2 1 2 E-mail: {satoyuki,haya,kgoda,kitsure}@tkl.iis.u-tokyo.ac.jp,.,,.,,.,, 1.. 1956., IBM IBM RAMAC 35 IBM 35 24 5, 5MB. 1961 IBM 131,,, IBM 35 13.,
TITAN マルチコンタクト プローブ TITAN マルチコンタクト プローブは MPI の独自の TITAN RF プロービング技術をさらに発展させた RF/ マイクロ波デバイス特性評価用プローブです 最大 15 コンタクトまでのプロービングが可能で 各コンタクトは RF ロジック バイパス電源の
TITAN マルチコンタクト プローブ TITAN マルチコンタクト プローブは MPI の独自の TITAN RF プロービング技術をさらに発展させた RF/ マイクロ波デバイス特性評価用プローブです 最大 5 コンタクトまでのプロービングが可能で 各コンタクトは RF ロジック バイパス電源の中から選択可能です TITAN プローブのもつ優れたインピーダンス整合 電気特性 チップの視認性 長寿命をすべて兼ね備えています
報道機関各位 平成 30 年 5 月 14 日 東北大学国際集積エレクトロニクス研究開発センター 株式会社アドバンテスト アドバンテスト社製メモリテスターを用いて 磁気ランダムアクセスメモリ (STT-MRAM) の歩留まり率の向上と高性能化を実証 300mm ウェハ全面における平均値で歩留まり率の
報道機関各位 平成 30 年 5 月 1 日 東北大学国際集積エレクトロニクス研究開発センター 株式会社アドバンテスト アドバンテスト社製メモリテスターを用いて 磁気ランダムアクセスメモリ (STT-MRAM) の歩留まり率の向上と高性能化を実証 300mm ウェハ全面における平均値で歩留まり率の向上 (91% から 97%) と 高速動作特性の向上を実証する実験に成功 標記について 別添のとおりプレスリリースいたしますので
にゃんぱすー
ビッグデータ分析技術ワークショップ ~ グラフマイニング研究の最新動向と応用事例 ~ 平成 28 年 2 月 28 日 頂点順序の最適化による 高速なグラフ分析 新井淳也 日本電信電話株式会社 ソフトウェアイノベーションセンタ この発表について 下記論文についての発表です Rabbit Order: Just-in-time Parallel Reordering for Fast Graph Analysis
TO: Katie Magee
アプリケーション ノート AN-1053 ip1201 または ip1202 を搭載した回路の電源起動法 David Jauregui, International Rectifier 目次項 1 はじめに...2 2 電源起動法...2 2.1 シーケンシャルな立ち上げ...3 2.2 比例関係を保った立ち上げ...3 2.3 同時立ち上げ...4 3 結論...6 多くの高性能な DSP( デジタル
Operating System 仮想記憶
Operating System 仮想記憶 2018-12 記憶階層 高速 & 小容量 ( 高価 ) レジスタ アクセスタイム 数ナノ秒 容量 ~1KB CPU 内キャッシュ (SRAM) 数ナノ秒 1MB 程度 ランダムアクセス 主記憶 (DRAM) 数十ナノ秒 数 GB 程度 ランダムアクセス フラッシュメモリ (SSD) 約 100 万倍 シーケンシャルアクセス 磁気ディスク (HDD) 数十ミリ秒
RMS(Root Mean Square value 実効値 ) 実効値は AC の電圧と電流両方の値を規定する 最も一般的で便利な値です AC 波形の実効値はその波形から得られる パワーのレベルを示すものであり AC 信号の最も重要な属性となります 実効値の計算は AC の電流波形と それによって
入門書 最近の数多くの AC 電源アプリケーションに伴う複雑な電流 / 電圧波形のため さまざまな測定上の課題が発生しています このような問題に対処する場合 基本的な測定 使用される用語 それらの関係について理解することが重要になります このアプリケーションノートではパワー測定の基本的な考え方やパワー測定において重要な 以下の用語の明確に定義します RMS(Root Mean Square value
Presentation Title Arial 28pt Bold Agilent Blue
Agilent EEsof 3D EM Application series 磁気共鳴による無線電力伝送システムの解析 アジレント テクノロジー第 3 営業統括部 EDA アプリケーション エンジニアリングアプリケーション エンジニア 佐々木広明 Page 1 アプリケーション概要 実情と現状の問題点 非接触による電力の供給システムは 以前から研究 実用化されていますが そのほとんどが電磁誘導の原理を利用したシステムで
1 Web DTN DTN 2. 2 DTN DTN Epidemic [5] Spray and Wait [6] DTN Android Twitter [7] 2 2 DTN 10km 50m % %Epidemic 99% 13.4% 10km DTN [8] 2
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DEIM Forum 2014 E7-1 Web DTN 112 8610 2-1-1 UCLA Computer Science Department 3803 Boelter Hall, Los Angeles, CA 90095-1596, USA E-mail: yuka@ogl.is.ocha.ac.jp, mineo@cs.ucla.edu, oguchi@computer.org Web
第1章 様々な運動
自己誘導と相互誘導 自己誘導 自己誘導起電力 ( 逆起電力 ) 図のように起電力 V V の電池, 抵抗値 R Ω の抵抗, スイッチS, コイルを直列につないだ回路を考える. コイルに電流が流れると, コイル自身が作る磁場による磁束がコイルを貫く. コイルに流れる電流が変化すると, コイルを貫く磁束も変化するのでコイルにはこの変化を妨げる方向に誘導起電力が生じる. この現象を自己誘導という. 自己誘導による起電力は電流変化を妨げる方向に生じるので逆起電力とも呼ばれる.
スライド 1
東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ選択( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 mux 32x32 ビットレジスタファイル
システムLSIとアーキテクチャ技術 （part II：オンチップ並列 アーキテクチャ）
コンピュータ基礎記憶階層とキャッシュその2 テキスト第 10 章 天野英晴 hunga@am.ics.keio.ac.jp 記憶システム 膨大な容量を持ち アクセス時間 ( 読み出し 書き込み ) が短いメモリが欲しい! しかし 容量の大きい ( ビット単価が安い ) メモリは遅い 高速なメモリは容量が小さいお金にモノを言わせて高速なメモリをたくさん揃えても大容量化の段階で遅くなってしまう そこでアクセスの局所性
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?
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DEIM Forum 2013 B10-4 Web Index 223-8522 3-14-1 E-mail: haseshun@db.ics.keio.ac.jp, toyama@ics.keio.ac.jp, URL WIX, Web Web Index(WIX). WIX, WIX.,,. Web Index, Web, Web,, Related Contents Recommendation
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
IPSJ SIG Technical Report Vol.2014-HCI-158 No /5/22 1,a) 2 2 3,b) Development of visualization technique expressing rainfall changing conditions
1,a) 2 2 3,b) Development of visualization technique expressing rainfall changing conditions with a still picture Yuuki Hyougo 1,a) Hiroko Suzuki 2 Tadanobu Furukawa 2 Kazuo Misue 3,b) Abstract: In order
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メモリ アーキテクチャ 3 仮想記憶 計算機アーキテクチャ ( 第 15 回目 ) 今井慈郎 (imai@eng.kagawa-u.ac.jp) 仮想記憶とは コンピュータ上に実装されている主記憶よりも大きな記憶領域を仮想的に提供する仕組み メモリ空間の一部をハードディスク装置等の大容量外部記憶にマッピングし実装したメモリ量以上のメモリ空間を利用できる環境をユーザに提供 実装したメモリ : 実記憶
SDRAM および DRAM の メモリ システムの概要
CHAPTER 製品番号 :MEM-NPE-3MB= MEM-NPE-64MB= MEM-NPE-8MB= MEM-SD-NPE-3MB= MEM-SD-NPE-64MB= MEM-SD-NPE-8MB= MEM-SD-NSE-56MB= MEM-NPE-400-8MB= MEM-NPE-400-56MB= MEM-NPE-400-5MB= NPE-00= NPE-50= NPE-75= NPE-00=
プラズマ バブルの到達高度に関する研究 西岡未知 齊藤昭則 ( 京都大学理学研究科 ) 概要 TIMED 衛星搭載の GUVI によって観測された赤道異常のピーク位置と 地上 GPS 受信機網によって観測されたプラズマ バブルの出現率や到達率の関係を調べた 高太陽活動時と低太陽活動時について アジア
プラズマ バブルの到達高度に関する研究 西岡未知 齊藤昭則 ( 京都大学理学研究科 ) 概要 TIMED 衛星搭載の GUVI によって観測された赤道異常のピーク位置と 地上 GPS 受信機網によって観測されたプラズマ バブルの出現率や到達率の関係を調べた 高太陽活動時と低太陽活動時について アジア地域とアメリカ地域においてそれらの関係を調べたところ 赤道異常高度とプラズマ バブルの出現頻度に強い相関が見られたのは
1 1 CodeDrummer CodeMusician CodeDrummer Fig. 1 Overview of proposal system c
CodeDrummer: 1 2 3 1 CodeDrummer: Sonification Methods of Function Calls in Program Execution Kazuya Sato, 1 Shigeyuki Hirai, 2 Kazutaka Maruyama 3 and Minoru Terada 1 We propose a program sonification
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1 1 Journal of Multimedia Aided Education Research, 2004, No. 1, 115122 ED21 1 2 2 WWW 158 34 Decker 3 ED21 ED21 1 ED21 1 CS 1 2 ED213 4 5 ED21 ED21 ED21 ED9900 9 EL21 EE21 EC21 ED9900 JavaApplet JavaApplet
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2.3 pn 接合の整流作用 c 大豆生田利章 2015 1 2.3 pn 接合の整流作用 2.2 節では外部から電圧を加えないときの pn 接合について述べた. ここでは, 外部か らバイアス電圧を加えるとどのようにして電流が流れるかを電子の移動を中心に説明す る. 2.2 節では熱エネルギーの存在を考慮していなかったが, 実際には半導体のキャリアは 周囲から熱エネルギーを受け取る その結果 半導体のキャリヤのエネルギーは一定でな
. はじめに 本文書は, ジャイロもしくは周波数発振器などの性能評価にしばしば用いられるアラン分散 について記したものである.. 目的 本文書は, アラン分散の概念及び計算方法, そして評価方法について述べ, アラン分散を 用いた解析のノウハウを習得することを目的とする 3. 参考文書 参考文書を以
目次. はじめに.... 目的... 3. 参考文書... 4. アラン分散とは... 3 5. アラン分散の定義... 3 6. アラン分散の計算方法... 4 7. アラン分散計算プログラム... 6 8. グラフの読み取り方... 9 9. アラン分散関係の参考資料...0 . はじめに 本文書は, ジャイロもしくは周波数発振器などの性能評価にしばしば用いられるアラン分散 について記したものである..
IPSJ SIG Technical Report Vol.2015-SE-189 No /7/23 iarch-u 1,a) 1,b) 1,c) 1,d) Archface-U iarch-u Partial Model !" %&)*+,-./ :;<
iarch-u 1,a) 1,b) 1,c) 1,d) Archface-U iarch-u Partial Model 1. 123+!" %&)*+,-./0 46789 :; ( 1) Archface-U [7] Archface-U Archface-U iarch-u 2 Archface-U 3 1 Kyushu University a) fukamachi@posl.ait.kyushu-u.ac.jp
アプリケーションから発行された要求が, の両キャッシュでミスヒットした場合, 両キャッシュには同一のデータが格納される. しかし, 最近アクセスされたデータへのアクセス要求は上で処理され, に届くことはない. 従ってでは 最近アクセスされたデータは近い将来再度アクセスされる可能性が低い という通常と
マルチメディア, 分散, 協調とモバイル (DICOMO214) シンポジウム 平成 26 年 7 月 二重キャッシュ環境における負の参照の時間的局所性を考慮したキャッシュ管理手法 1 杉本洋輝 1 山口実靖 近年, クラウドコンピューティングの普及に伴い仮想化環境の重要性が高まっている. 仮想化環境下において, ( 下位キャッシュ ) へのアクセスは ( 上位キャッシュ ) を介して行われる. このような二重キャッシュ環境下において上位キャッシュの置換アルゴリズムに
する距離を一定に保ち温度を変化させた場合のセンサーのカウント ( センサーが計測した距離 ) の変化を調べた ( 図 4) 実験で得られたセンサーの温度変化とカウント変化の一例をグラフ 1 に載せる グラフにおいて赤いデータ点がセンサーのカウント値である 計測距離一定で実験を行ったので理想的にはカウ
岡山 3.8m 新望遠鏡制御系のための多点温度計開発 京都大学理学研究科宇宙物理学教室 M1 出口和弘 1. 岡山 3.8m 新望遠鏡に使われる分割鏡のメリットと技術的ハードル我々は現在 京都大学を中心として国立天文台 岡山天体物理観測所に新技術を用いた口径 3.8m の可視 近赤外望遠鏡の建設を計画している ( 図 1) 新技術の一つとして望遠鏡の主鏡に一枚鏡ではなく 扇型のセグメントを組み合わせて一枚の円形の鏡にする分割鏡を採用している
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生存関数における信頼区間算出法の比較 佐藤聖士, 浜田知久馬東京理科大学工学研究科 Comparison of confidence intervals for survival rate Masashi Sato, Chikuma Hamada Graduate school of Engineering, Tokyo University of Science 要旨 : 生存割合の信頼区間算出の際に用いられる各変換関数の性能について被覆確率を評価指標として比較した.
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条件付採録に対する回答文 投稿論文番号 :2012JDP7055 ご査読に際し, 貴重なご指摘とご意見を頂きありがとうございました. 採録条 件に対する回答と, 採録条件を満たすために, 投稿論文を加筆, 修正した点に ついて, ご説明致します. 採録条件 本論文では, 下記の点について新規性が主張されています. Nov1) タスク処理内容をプログラム形式で抽象的に記述することにより, 条件分岐や繰返しを含むような処理時間が変動するようなアプリケーションに対するシミュレーションを可能にしている.
ためのオーバーヘッドが課題となりつつある しかしこのオーバーヘッドに関する数値はほとんど公開されていない この論文ではこの cache coherency の時間を Linux カーネルで提供されている atomic_inc 関数を用いて測定する方法を新たに考案し 実測プログラムを作成した 実測はプ
Intel Xeon プロセッサにおける Cache Coherency 時間の測定方法と大規模システムにおける実測結果 Performance Measurement Method of Cache Coherency Effects on a large Intel Xeon Processor System 河辺峻 1 古谷英祐 2 KAWABE Shun, FURUYA Eisuke 要旨現在のプロセッサの構成は,
実験題吊 「加速度センサーを作ってみよう《
加速度センサーを作ってみよう 茨城工業高等専門学校専攻科 山越好太 1. 加速度センサー? 最近話題のセンサーに 加速度センサー というものがあります これは文字通り 加速度 を測るセンサーで 主に動きの検出に使われたり 地球から受ける重力加速度を測定することで傾きを測ることなどにも使われています 最近ではゲーム機をはじめ携帯電話などにも搭載されるようになってきています 2. 加速度センサーの仕組み加速度センサーにも様々な種類があります