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1 モデルベースによるハードウェア開発のメリットと適用例 MathWorks Japan アプリケーションエンジニアリング部シニアアプリケーションエンジニア松本充史 1

2 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder TM の最新機能紹介 まとめ 2

3 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 3

4 回路規模増大に伴って変化してきたデザインレベル 時代 1980 年代 1990 年代 2000 年代 2010 年代 回路規模 ゲート デザインレベル Tr ゲート RTL ESL? 4

5 多様化するデザイン環境 従来の方法 VHDL/Verilog モデルベース 高位合成 ANSI-C/SystemC 5

6 モデルベースデザイン :S/W H/W 用コード生成 検証機能 コード生成 Processor アルゴリズム検討 システム設計 実装 FPGA/ASIC and Toolbox and Blockset 検証 VHDL, C, C++ SystemC Verilog SoC Virtual Platform テスト & 検証 アルゴリズム検討 システム設計から実装を統合 ターゲット依存しないモデル コード生成と検証 シームレスに実装 6

7 FPGA/ASIC 実装ツール Simulink HDL Coder TM / EDA Simulator Link TM アルゴリズム Simulink, Embedded MATLAB Data Path Algorithm 生成 検証 Control Logic CPU, Controller, Bus IF ステートマシン VHDL/Verilog Stateflow, Embedded MATLAB FPGA ASIC 7

8 Simulink HDL Coder ユーザ数推移とアプリケーション分類 ユーザ数推移 アプリケーション分野分類 その他 信号処理 通信 2007H1 2007H2 2008H1 2008H2 2009H1 2009H2 2010H1 2010H2 制御 画像処理 順調にユーザ数は増加 アプリケーション分野は制御が多く 信号処理 通信 画像が同程度の割合 日本語ドキュメントの配布 ワークショップ開催 ( オフサイト / オンサイト ) 8

9 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 9

10 A 社の事例紹介 Simulink HDL Coder 適用前 アプリケーション 設備監視装置 : 制御および通信システム設計 ターゲットデバイス FPGA イメージ図 適用前の問題点 HDL を書ける一部のエンジニアが FPGA 開発繁忙期には後回しになる作業も HDL の開発資産は再利用性低い : 解読が困難 10

11 問い 1:HDL ソースコードを解読して下さい // Section assign numtypeconvert1 = (scale1[32:0] + {scale1[17], {16{~scale1[17]}}})>>>17; assign dentypeconvert1 = (a1sum1[27:0] + {a1sum1[12], {11{~a1sum1[12]}}})>>>12; (posedge clk or posedge reset) begin: numdelay_process_section1 if (reset == 1'b1) begin numdelay_section1[0] <= 16'b ; numdelay_section1[1] <= 16'b ; end else begin if (enb == 1'b1) begin numdelay_section1[1] <= numdelay_section1[0]; numdelay_section1[0] <= numtypeconvert1; end end end // numdelay_process_section1 (posedge clk or posedge reset) begin: dendelay_process_section1 if (reset == 1'b1) begin dendelay_section1[0] <= 16'b ; dendelay_section1[1] <= 16'b ; end else begin if (enb == 1'b1) begin dendelay_section1[1] <= dendelay_section1[0]; dendelay_section1[0] <= dentypeconvert1; end end end // dendelay_process_section1 assign a2mul1 = dendelay_section1[0] * coeff_a2_section1; 11

12 問い 1: ソースコードを解読して下さい #include "Filter.h" #include "DUT.h" #include "DUT_private.h" void DUT_Filter(void) { int32 tmp; int32 tmp_0; int32 tmp_1; DUT_B.A2Delay1 = DUT_DWork.A2Delay1_DWORK1; DUT_B.B2Delay1 = DUT_DWork.B2Delay1_DWORK1; tmp = ((DUT_U.In1 + 1) >> 1) * DUT_P.s1_Gain; DUT_B.s1 = (((((tmp & 32768)!= 0) && ((tmp & 32767)!= 0)) + (tmp >> 16)) + (((tmp & 65535) == 32768) && ((tmp & 65536)!= 0))); tmp = DUT_P.b21_Gain * DUT_B.B2Delay1; tmp_0 = DUT_P.a21_Gain * DUT_B.A2Delay1; tmp_1 = DUT_P.a31_Gain * DUT_DWork.A3Delay1_DWORK1; tmp = (((((((((tmp & 2)!= 0) && ((tmp & 1)!= 0)) + (tmp >> 2)) + (((tmp & 3) == 2) && ((tmp & 4)!= 0))) + (DUT_B.s1 << 11)) + (DUT_DWork.B3Delay1_DWORK1 << 11)) << 1) - (((((tmp_0 & 2)!= 0) && ((tmp_0 & 1)!= 0)) + (tmp_0 >> 2)) + (((tmp_0 & 3) == 2) && ((tmp_0 & 4)!= 0)))) - (((((tmp_1 & 2)!= 0) && ((tmp_1 & 1)!= 0)) + (tmp_1 >> 2)) + (((tmp_1 & 3) == 2) && ((tmp_1 & 4)!= 0))); DUT_B.CastStates1 = (((((tmp & 2048)!= 0) && ((tmp & 2047)!= 0)) + (tmp >> 12)) + (((tmp & 4095) == 2048) && ((tmp & 4096)!= 0))); DUT_Y.Out2 = (((((DUT_B.CastStates1 & 8)!= 0) && ((DUT_B.CastStates1 & 7)!= 0)) + (DUT_B.CastStates1 >> 4)) + (((DUT_B.CastStates1 & 15) == 8) && ((DUT_B.CastStates1 & 16)!= 0))); DUT_DWork.A2Delay1_DWORK1 = DUT_B.CastStates1; DUT_DWork.A3Delay1_DWORK1 = DUT_B.A2Delay1; DUT_DWork.B2Delay1_DWORK1 = DUT_B.s1; DUT_DWork.B3Delay1_DWORK1 = DUT_B.B2Delay1; } 12

13 問い 2: ブロック線図を解読して下さい 答え IIR フィルタ 13

14 A 社の事例紹介 Simulink HDL Coder 適用後 FPGA 開発者が増加 HDL 書けない人も FPGA 開発が出来るようになった 繁忙期でも FPGA 開発に対応 オリジナルブロックをライブラリ化 既存の Simulink ライブラリにないブロックをライブラリ化 パラメータ入力で使用可能 14

15 カスタムブロックのライブラリ化 サブシステムを右クリックして [ マスクの編集 ] を選択するとマスクエディタが起動する マスクサブシステムの内部を表示するには [ マスクブロックのモデル表示 ] を選択する サブシステムのマスク (S) 15

16 カスタムブロックのライブラリ化マスクエディタ アイコンと端子アイコンのカスタマイズを行います [ 描画コマンドの例 ] を参考にして [ アイコンを描画するコマンド ] に記述します パラメータパラメータのプロンプトの定義と説明を行い パラメータが格納される変数名を設定します 16

17 カスタムブロックのライブラリ化マスクエディタ ドキュメンテーションマスクサブシステムの説明文やヘルプドキュメントを記述します それぞれ左のパラメータウィンドウと対応しています 17

18 カスタムブロックのライブラリ化ライブラリ化のメリット カスタムブロックはマスクブロック化してライブラリ化することで配布や管理に役立ちます ライブラリは次のような特徴があります ライブラリ内のブロックを変更すると参照するモデルが同様に変更される mdl ファイルにはライブラリ化されたブロック内部の情報まで記述されないため mdl ファイル容量を小さく出来る Simulink ライブラリブラウザにユーザライブラリを登録して複数エンジニアで資産共有しやすくなる 18

19 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 19

20 B 社の事例紹介 Simulink HDL Coder 適用前 アプリケーション モータ制御用コントローラ IC ターゲットデバイス FPGA プロトタイプ ~ASIC 適用前の問題点 実機で動作確認のため工数大 ゲートレベル +Verilog で設計 論理とタイミング確認 FPGA+ モータ実機で試行錯誤 20

21 B 社の事例紹介 Simulink HDL Coder 適用後 テストベンチとしての Simulink 環境 SimPowerSystems TM ブロックによりモータの動作確認 シミュレーションで動作検証することでやり直しが低減 Motor Amp Controller Sensor 21

22 フィジカルモデリングツール SimPowerSystems SimPowerSystems SimMechanics SimDriveline SimHydraulics SimElectronics パワーエレクトロニクス関連の Simulink オプションブロックライブラリ 数式ではなく 回路図的にモデリングが可能 Simscape MATLAB, Simulink ライブラリ : モータ, 受動素子, 能動素子, AC/DC 電源, バッテリ, コントローラ 22

23 B 社の事例紹介 Simulink HDL Coder 適用後 モータ ( 制御対象側 ) の特性バラつきをシミュレーションで再現 特性のバラつきを与えてモータの挙動を確認 実機ではバラつきを与えるのは困難 23

24 B 社の事例紹介 Simulink HDL Coder 適用前後のフロー比較 Verilog 記述 Quartus II 論理合成 FPGA 実機繰返し確認 Simulink モデル作成 Quartus II 論理合成 FPGA 実機最終確認 前 : 実機で動作確認して Verilog に戻る 後 : モデルでモータ動作まで確認 FPGA は最終確認 横軸は実際の時間に比例するものではありません イメージ図です 24

25 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 25

26 C 社の事例紹介 Simulink HDL Coder 適用前 アプリケーション デジタルカメラ用画像処理 IC ターゲットデバイス FPGA プロトタイプ ~ カスタム IC 適用前の問題点 手戻りが多く 時間がかかっていた 紙の仕様書 +C シミュレーションで顧客に提案 Verilog 記述 +FPGA プロトタイプ C SystemC などもトライしたが 26

27 C 社の事例紹介 Simulink HDL Coder 適用後 高抽象度モデリングによるアルゴリズム検証 Video and Image Processing Blockset TM の利用 モデリング後すぐにシミュレーションで結果確認 デザインレビューや顧客への提案に利用できる 27

28 C 社の事例紹介 Simulink HDL Coder 適用後 既存ブロックだけでなく Embedded MATLAB の併用により柔軟性が UP Simulink に埋め込んだ MATLAB コードからも HDL 生成できます 28

29 Embedded MATLAB 組込みに対応したMATLAB 関数 Simulink HDL CoderによりHDL 生成 Real-Time Workshop によりCコード生成 variable-sized data functions arrays struct Embedded numeric fixed-point complex sparse objects MATLAB cellarrays varargin/varargout java nested functions visualization analysis C HDL 29

30 C 社の事例紹介 Simulink HDL Coder 適用後 高抽象度モデル (VIP モデル ) と HDL 用低抽象度モデル (Pixel Stream) の等価性検証が容易 高抽象度 HDL 生成用 注 VIP:Simulink オプション Video and Image Processing Blockset HDL コシム 30

31 担当エンジニア M 様のコメント 仕様検討からプロトタイピングまでが 1/7 に低減しました C, SystemC などの上位設計言語と比較してブロック線図での設計はハード設計者向きだと思います 紙仕様書 +C シミュレーション :2 ヶ月 1/7 Simulink HDL Coder : 1 週間 +α 31

32 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 32

33 日立情報通信エンジニアリング様の事例紹介画像処理向けテストベンチ環境構築 アプリケーション 画像処理プロトタイピング環境 ターゲットデバイス FPGA 取り組んだ内容 Simulink 画像処理モジュールを FPGA に組込み 画像アルゴリズム検証用高解像度リアルタイムテストベンチ環境を構築 33

34 1. ユーザアルゴリズムの作成 HD-SDI YCbCr 422:444 変換 YCbCr RGB 変換 7 x 7 フィルタ PC サブサンプリング RGB YCbCr 変換 HD-SDI Simulink でユーザアルゴリズムを作成時間短縮のため小さい画像でシミュレーション 34

35 2. Simulink モデルで検証および HDL 生成 係数 動作設定 画像での検証が可能 AVI Pixel Stream Video and Image Processing Blockset を使用 画像処理モデル (RTL 生成対象 ) HDL Coder HDL Frame Conversion PC 用映像表示 HD-SDI 用映像表示 Video and Image Processing Blockset を使用 35

36 3. ALTERA SOPC Builder 用モジュールの作成 Avalon-MM レジスタファイル Avalon-ST インターフェース ( 同期信号生成 バッファ ) 生成した HDL インターフェース ( バッファ ) インターフェース ( バッファ ) Avalon-ST ラッパを作成して SOPC Builder に登録 SOPC Builder は ALTERA 社のシステム統合ツールです 36

37 4. 画像処理開発プラットフォームへの組込み NIOS II プロセッサ HD-SDI HD-SDI 入力 IP Avalon-ST 映像入力 DMA Avalon-MM レジスタアクセス 画像処理モジュール Avalon-ST 映像出力 DMA PC DMA DMA PCIeコア HD-SDI HD-SDI 出力 IP Avalon-MM DDR3 メモリコントローラ 37

38 5. 画像処理向けテストベンチ環境実機動作確認 PC 上でパラメータ変更 Input Unsharp Low Pass Filter Edge HD-SDI 出力と PC 上で動作確認 パラメータ変更したアルゴリズムを同時に結果確認 38

39 担当エンジニア清水様のコメント Simulink 上で検証できたため RTL 生成および FPGA 合成において後戻りが 1 度もありませんでした そのため 大幅に工数を低減できました Simulink モデル作成 検証 :2.5 日 実機動作確認工数 :2.5 日 39

40 アジェンダ FPGA/ASIC 設計と関連 MATLAB プロダクト ユーザ事例 : 設備監視装置用 FPGA モータ制御用 IC 画像処理 IC リアルタイム画像処理テストベンチ環境 Simulink HDL Coder の最新機能紹介 まとめ 40

41 Simulink HDL Coder 機能向上の推移 追加された機能と機能数 2006 年 12 月 Ver1.0 リリース 2006 年 β テスト開始 R2007a EML サポート Stateflow をフルサポート R2008a Comms ブロックサポート R2007b マルチレートサポート R2008b FFT ブロックサポート Filter 係数最適化 R2009a Enabled Subsystem ブロックサポートトレーサビリティレポート R2010b : Ver 2.0 ALTERA ワークフローアドバイザリソースシェアリング R2010a XILINX ワークフローアドバイザ CORDIC ブロックサポート R2009b コシミュレーションモデル生成 Global Oversampling Clock バージョンアップ毎に新機能を追加 R2010b で Ver 2.0 にメジャーバージョンアップ 41

42 R2010b 新機能 : リソースシェアリング 同じモデルからパラメータ設定により時分割リソースシェアリングが可能 サブシステム内の乗算器 Atomic Subsystem 内の演算器に適用可能 並列処理の場合 データ依存の場合 42

43 R2010b 新機能 : リソースシェアリング 同じモデルからパラメータ設定により時分割リソースシェアリングが可能 サブシステム内の乗算器 Atomic Subsystem 内の演算器に適用可能 並列処理の場合 入力を切り替えながら尐ない乗算器で処理 データ依存の場合入力を切り替えながら尐ない乗算器で処理 43

44 リソースシェアリング機能により同一モデルで面積 速度の最適化 同じモデルから生成した HDL コードの論理合成結果比較 Parallel Serial Partly Serial(2) HDL 生成タイプ Partly Serial(4) Partly Serial(8) Partly Serial(16) 短時間でバリエーションに富んだコードを生成 Distributed Arithmetic CLB Slices 2, ,054 1,228 1,026 FFs or Latches 4,621 1,885 1,938 1,961 2,107 2,455 2,052 Function Generators 2, ,483 1,552 1,693 1,552 DSP Block Max Freq(MHz)

45 ユーザ様から頂いた要望の反映 HDL ワークフローアドバイザ モデルチェック HDL 生成 合成 配置配線までを統合 Xilinx ISE / Altera Quartus II と連携 ハードウェア設計の経験が無くても設計出来るように 最大遅延パス ( クリティカルパス ) をハイライト クリティカルパスを表示して修正すべき点を指示 45

46 まとめ モデルベースデザイン環境のメリットをご紹介 ライブラリ化による資産共有 マルチドメイン開発環境 ~モータ動作検証 シミュレーションでの早期検証 コード生成だけでなく統合検証環境として 高抽象度モデル~ 低抽象度モデル~HDLの検証 ユーザ共通の導入効果 : 開発期間を大幅に短縮 46