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いっけいほがり
5 years ago
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1 Page: 1 Lattice-XO3L 基板設計時資料

2 はじめに本資料は Lattice 社 XO3L の基板設計時の注意事項使用時の注意事項をまとめたものです実際の動作等詳細最終の確認は別途データシートテクニカルノートを参照頂けるようお願い申し上げます Lattice 社データシートと本資料との間に差異があった場合には Lattice 社データシートを正としお取り扱い下さい Page: 2

3 目次ページ 1. 電源ピンの処理 1-1. 電源ピン説明注意事項 6 2. I/Oピンの処理 2-1. I/O Bank の構成クロック専用ピン PLL 専用ピン対応可能なI/OのI/F 一覧 ~シングルエンドI/O~ 対応可能なI/OのI/F 一覧 ~ 差動 I/O~ サポートする標準入力 I/Fについてプルアップ / プルダウンの抵抗値 Dual-function I/Oのプルアップ / プルダウン Power-ON 時のI/Oの挙動ドライブ能力について差動 LVDS I/F 対応についてその他差動 I/Fについて同時スイッチングによるノイズの影響 DDR 関連の処理対応について CONFIGピンの処理 3-1. Dual-function I/Oについて Dual-function I/Oを通常 I/Oとして使用する方法注意事項その他 I/Oポート処理全般 XO2とXO3Lデバイスの違いについて Grobal Preference Settingについて各モード設定について各 Mode と参考回路 4-1~4-7. 各 Mode と参考回路まとめ 4-8. バージョン管理 44 Page: 3

4 Page: 4 XO3L の電源ピンについて

5 1-1. 電源ピン説明ピン名電圧 (V) 備考 Vcc( 専用ピン ) 1.2 (±5%) XO3L-E デバイスコア用電源 2.5 / 3.3 (±5%) XO3L-C デバイスコア用電源 GND( 専用ピン ) - グランドピン VCCIO( 専用ピン ) 1.2/1.5/1.8/2.5/3.3 (±5%) 各バンク毎の I/O 電源使用するインターフェースによってバンク毎に入力する電源を決定します注 :1XO3L-E デバイスで VCCIO が 1.2V の場合或いは XO3L-C デバイスで VCCIO が 2.5V / 3.3V でコアと同じ場合は VCC と同じ電源にそれぞれ接続する 2 未使用 I/O バンクの VCCIO は VCC に接続する 3I/O バンク 0 はコンフィグレーション関連ピンを含むバンク Page: 5

6 1-2. 電源に関する注意事項電源シーケンス制御 Vccio を先に立ち上げないと不定ドライブをしてしまう可能性がありますのでご注意下さい特に VCCIO2 につきましては必ず VCC / VCCIO0 と同時かその前に立ち上げてください尚 VCCIO1/VCCIO3/VCCIO4/VCCIO5 に関してのシーケンスはございません電源の立ち上がり時間は下記の条件を推奨いたします電源条件立ち上がり時間 Vcc 0~ 最少有効電圧 0.01 ~ 100V/ms Vccio0 0~ 最少有効電圧 0.01 ~ 10V/ms 電源は単調増加である必要があります電源オンオフ ( パワーサイクリング ) 時などの残留電圧デバイスが動作中に VCC 電源が瞬断などで一時的に低下した場合或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です電源が復帰した後の動作 ( 再コンフィグレーション ) を確実にするため Vcc は以下を満たすことを推奨いたします時間 : 1usec 以上最低残留電圧値 : 0.6V 以下 Page: 6

7 XO3L の I/O Bank の概念及び汎用 I/O について Page: 7

8 2-1. I/O Bank の構成 MachXO3L-1300 in 256 Ball Packages, MachXO3L-2100, MachXO3L-4300 and MachXO3L-6900 バンク構造 MachXO3L-640 and MachXO3L-1300 B バンク構造各バンクに VCCIO を 1 つずつ持っています True LVDS 出力に関しては TopBank[Bank 0] のみ対応可能です LVDS 入力に関してはすべての Bank で対応可能です ( ギアリングロジックを使用する場合 LVDS 送信は TopBank[Bank 0] LVDS 受信は BottomBank[Bank 2] の A/B ペアでのみ対応可能ですギアリングロジックの詳細は p 26 に記載があります ) 外部抵抗により LVDS LVPECL 等のエミュレーションは可能です Page: 8

9 2-2. クロック専用ピン PLL 専用ピンピン名 [LOC]_GPLL[T,C]_IN 説明 GPLL へのクロック入力ピン PLL 未使用時は通常 I/O として使用可能 [LOC]_GPLL[T,C]_FB GPLL へのフィードバック入力ピン PLL 未使用時は通常 I/O として使用可能 PCLK[n]_[2:0] Global クロック入力ピンクロックピンとして使用しない場合通常 I/O として使用可能上記のピンは未使用時は OPEN で構いません [LOC] PLL のロケーション (L, R) [T/C] T(True) C(Complement) 差動の P/N 注意事項シングルエンドのクロックは必ず T 側のピンにアサインしてください Page: 9

10 2-3 対応可能な I/O の I/F 一覧 ~ シングルエンド I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク3-5 LVTTL33 LVTTL33 LVTTL33 LVTTL33 LVCMOS33 LVCMOS33 LVCMOS33 LVCMOS33 シングルエンド LVCMOS25 LVCMOS25 LVCMOS25 LVCMOS25 LVCMOS18 LVCMOS18 LVCMOS18 LVCMOS18 LVCMOS15 LVCMOS15 LVCMOS15 LVCMOS15 LVCMOS12 LVCMOS12 LVCMOS12 LVCMOS12 Page: 10

11 2-4 対応可能な I/O の I/F 一覧 ~ 差動 I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク3-5 LVDS 出力 LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 BLVDS25E 2 BLVDS25E 2 BLVDS25E 2 BLVDS25E 2 LVDS25E 2 LVDS25E 2 LVDS25E 2 LVDS25E 2 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS25D 出力 LVCMOS25D 出力 LVCMOS25D 出力 LVCMOS25D 出力差動 I/O LVDS 入力 LVDS 入力 LVDS 入力 3 LVDS 入力 LVPECL33 入力 LVPECL33 入力 LVPECL33 入力 LVPECL33 入力 MLVDS25 入力 MLVDS25 入力 MLVDS25 入力 MLVDS25 入力 BLVDS25 入力 BLVDS25 入力 BLVDS25 入力 BLVDS25 入力 LVTTL33D 入力 LVTTL33D 入力 LVTTL33D 入力 LVTTL33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS15D 入力 LVCMOS15D 入力 LVCMOS15D 入力 LVCMOS15D 入力 1. 真の LVDS 出力は Top バンクで対応しています 2. エミュレート出力規格は規格名の後ろに E がついています 3. 7:1LVDS の入力は Bottom バンクでのみ対応しております Page: 11

2-5. サポートする標準入力 I/F について LVCMOS 及び LVTTL I/O タイプの電圧混在への対応 5V トレラント入力はサポートしておりません XO3L デバイスの入力バッファは Mixed Voltage 対応となっており VCCIO,VREF に依存せず入力 I/F をとることが可能です上表注 2 :Vccio に対して入力電圧が上回る場合

12 2-5. サポートする標準入力 I/F について LVCMOS 及び LVTTL I/O タイプの電圧混在への対応 5V トレラント入力はサポートしておりません XO3L デバイスの入力バッファは Mixed Voltage 対応となっており VCCIO,VREF に依存せず入力 I/F をとることが可能です上表注 2 :Vccio に対して入力電圧が上回る場合 (OverDriveCondition) 上表注 3 :Vccio に対して入力電圧が下回る場合 (UnderDriveCondition) 注意事項 OverDriveCondition UnderDriveCondition の際デバイス内部の PCI-CLAMP Hysteresis 機能 I/O 内部での UP Keeper はサポートしておりませんので CLAMP を OFF PULLMODE を NONE Hysteresis を NA に設定する必要がございます差動入力規格の電圧混在への対応 Page: 12

内部プル処理の論理レベルと反対のレベルにする必要がある場合は以下の値を推奨します (LVCMOS, LVTTL など )

13 2-6. プルアップ / プルダウンの抵抗値 MachXO3L ではデバイスの動作モードやコンフィグレーション状態に関わらず内部で弱いプルアップ / プルダウン状態では DC 電気的特性の IPU/IPD 規定値から等価抵抗値が以下のように算出されます従って内部プル処理の論理レベルと反対のレベルにする必要がある場合は以下の値を推奨します (LVCMOS, LVTTL など ) 内部処理が無い専用ピンにつける外部処理の抵抗値としては 2.2k - 4.7kΩ を推奨します或いはフェールセーフ的な観点や設計要件によって内部プル処理と同じレベルで外部プル処理を行う場合も同様です Page: 13

2-7. Dual-function I/O のプルアップ / プルダウン (1) 未書き込み XO3L デバイス SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Enabled Enabled Disabled Blank/Erase Device ピン名機能方向内部処理外部処理 PROGRAMN

14 2-7. Dual-function I/O のプルアップ / プルダウン (1) 未書き込み XO3L デバイス SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Enabled Enabled Disabled Blank/Erase Device ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up Pull-up INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK SSPI 入力弱いPull-up SN SSPI 入力弱いPull-up SI/SPISI SSPI 入力なし Pull-up/down SO/SOSPI SSPI 出力なし Pull-up/down CSSPIN I/O ユーザ定義弱いPull-down SCL I2C 双方向なし Pull-up/down SDA I2C 双方向なし Pull-up/down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up Pull-up JTAGENB I/O ユーザ定義弱いPull-down (2) コンフィグ兼用ピンの設定をデフォルトで生成したファイルが内部 Flash に書き込まれた XO3L デバイス SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : Disabled Enabled Disabled Enabled Disabled User Default Pattern in Flash ピン名機能方向内部処理外部処理 PROGRAMN I/O ユーザ定義弱いPull-down INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK I/O ユーザ定義弱いPull-down SN I/O ユーザ定義弱いPull-down SI/SPISI I/O ユーザ定義弱いPull-down SO/SOSPI I/O ユーザ定義弱いPull-down CSSPIN I/O ユーザ定義弱いPull-down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up Pull-up JTAGENB I/O ユーザ定義弱いPull-down 青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています Page: 14

15 2-7. Dual-function I/O のプルアップ / プルダウン (3-1) コンフィグ兼用ピンの設定を変更して生成したファイルが内部 Flash に書き込まれた XO3L デバイス例 3 SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Disabled Enabled Disabled User Default Pattern in Flash ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up Pull-up INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK SSPI 入力弱いPull-up SN SSPI 入力弱いPull-up SI/SPISI SSPI 入力なし Pull-up/down SO/SOSPI SSPI 出力なし Pull-up/down CSSPIN I/O ユーザ定義弱いPull-down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up Pull-up JTAGENB I/O ユーザ定義弱いPull-down 青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています (3-2) コンフィグ兼用ピンの設定を変更して生成したファイルが内部 Flash に書き込まれた XO3L デバイス例 4 SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Disabled Disabled Enabled User Default Pattern in Flash ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up Pull-up INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK SSPI 出力弱いPull-up SN SSPI 入力なし Pull-up SI/SISPI SSPI 出力なし Pull-up/down SO/SPISO SSPI 入力なし Pull-up/down CSSPIN I/O 出力なし Pull-up/down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up Pull-up JTAGENB I/O ユーザ定義弱いPull-down デュアルブートまたは外部ブートモードに設定されている場合 MCLK/CCLK ピンはマスタクロック (MCLK) として機能しますこれらのモードを使用する際は 1K の外付けプルアップ抵抗を推奨します Page: 15

16 2-7. Dual-function I/O のプルアップ / プルダウン SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN_DONE Enabled Enabled Disabled Disabled User Pattern in Flash [User Selection (Not Default)] ピン名機能方向内部処理外部処理 PROGRAMN b PROGRAMN 入力弱いPull-up Pull-up INITN I/O ユーザ定義弱いPull-down DONE b DONE 双方向弱いPull-up Pull-up MCLK/CCLK I/O ユーザ定義弱いPull-down SN I/O ユーザ定義弱いPull-down SI/SPISI I/O ユーザ定義弱いPull-down SO/SOSPI I/O ユーザ定義弱いPull-down CSSPIN I/O ユーザ定義弱いPull-down SCL I2C 双方向なし Pull-up SDA I2C 双方向なし Pull-up TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up Pull-up JTAGENB I/O ユーザ定義弱いPull-down 青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています注意事項 JTAG_PORT を DISABLE にしたデータを書き込んだ場合 JTAGENB を外部から High にできなければ JTAG からの書込みが出来なくなるので注意が必要です JTAG_PORT を DISABLE にする場合には JTAGENB ピンは 0Ω 抵抗を GND 間に配置しかつプルアップ抵抗を実装出来るようにしておき万が一の時は JTAG ポートをコンフィグに使用できるようにしておくことを推奨します Page: 16

17 2-8. Power-ON 時の I/O の挙動電源 ON Vcc = VPORUPEXT ( 1. 5 V ~ 2. 1 V ) Vccio = VPORUP ( 0. 9 V ~ V ) Configuration 完了 Vcc, Vccio 電源 ON ~ VPORUP までの期間 Configuration 中 Configuration 完了後コンフィグ兼用ピン状態 Blank/Erase Device ( 1 ) の状態 ( p 14 ) 開発ツール " Lattice Diamond " で設定している状態 ( 1 ) 未書き込み XO 3L デバイスの状態 ( (p 14) ( 2 ), ( 3-1 ), ( 3-2 ),( 3-3 ),( 3-4 ) の状態 ( p 14 - p 16 ) 通常 I / O ピン状態 Hiz, 内部プルダウン Hiz, 内部プルダウン開発ツール " Lattice Diamond " で設定している状態注意事項 Vcc は単調増加である必要があります XO3L デバイス起動前 / 起動時に I/O に電圧が印加されると 0 < VIN < VIH(MAX) の条件下では最大 1mA/ ピンの電流が流れる可能性がありますデータシート Hot Socketing Specifications をご参照下さい Page: 17

2-9. ドライブ能力について *XO3L DataSheet(sysIO Single-Ended DC Electrical Characteristics) より抜粋上記の表のように XO3L のドライブ電流値は可変させることが可能です設定した I/F によって設定できる値は異なりますのでデータシートで御確認ください XO3L の I/O

18 2-9. ドライブ能力について *XO3L DataSheet(sysIO Single-Ended DC Electrical Characteristics) より抜粋上記の表のように XO3L のドライブ電流値は可変させることが可能です設定した I/F によって設定できる値は異なりますのでデータシートで御確認ください XO3L の I/O バッファーのドライブ可能電流は以下のような制約があります The average DC current drawn by I/Os between GND connections, or between the last GND in an I/O bank and the end of an I/O bank, as shown in the logic signal connections table shall not exceed n * 8mA, where n is the number of I/Os between bank GND connections or between the last GND in a bank and the end of a bank. Bank の GND 間にある I/O もしくは I/O Bank 内にある最後の GND から I/O Bank の端までにある I/O の本数において ( その本数 ) 8mA のドライブ電流を超えてはいけない例えば XO3L-1300 のピンリストを見ますと右のようになっております赤枠を見ますと GND GND 間の I/O の本数が 9 本となっておりますよって 8mA 9 本 =72mA となり 9 本の I/O は合計で最大 72mA までドライブすることができます (1 本当たりの最大は 16mA となります ) 次に青枠をご覧下さい GND から BANK 端の I/O までの本数を数えますと 4 本になっておりますよって 8mA 4 本 =32mA となりこの 4 本の I/O は合計で最大 32mA までドライブすることができます例えばこの場合 Nol120 [PR2D] の I/O が 16mA ドライブする場合には残り 3 本は合計 16mA までしかドライブすることができません PAD Pin Function Bank 1 PL2A 3 63 GND - 64 PB11D 2 65 NC - 66 PB11A 2 67 PB11B 2 68 PB15A 2 69 PB15B 2 70 PB15C 2 71 PB15D 2 72 PB18A 2 73 PB18B 2 74 NC - 75 GND GND NC VCCIO PR2D PR2C PR2B NC PR2A VCC PT17D 0 MachXO3L-1300ピンリスト Page: 18

19 2-9. ドライブ能力について各バッファごとにサポートしているドライブ電流は以下の通りです Diamond の SpreadsheetView もしくは lpf ファイルにてドライブ能力の設定が可能です Page: 19

20 2-10. 差動 LVDS I/F 対応について差動 LVDS 入力について差動 LVDS 入力は Top,Bottom,Right,Left 全てのバンクで使用可能です使用する I/O は必ず差動ペアにしてください < 例 > 右のピンリストの PL2A,/PL2B のような差動ペアをご使用ください Diamond の SpreadsheetView では True 側をアサインしてください差動 LVDS 入力で使用する場合外部に終端抵抗 100Ω が必ず必要になります (Bank2 のみ内部終端抵抗あり ) 差動 LVDS 入力としてアサインされた場合内部 Pull-up が無効となりますその為ケーブルが外れるようなアプリケーションの場合には Floating 防止の為外部でフェイルセーフ処理が必要になりますギアリングロジックを使用した LVDS の出力は Top バンクの A/B ペア入力は Bottom バンクの A/B ペアのみ対応しております PAD Pin/Ball Bank Dual Function Differential 1 PL2A 3 L_GPLLT_FB True_OF_PL2B 2 NC PL2B 3 L_GPLLC_FB Comp_OF_PL2A 4 NC PL2C 3 L_GPLLT_IN True_OF_PL2D 6 PL2D 3 L_GPLLC_IN Comp_OF_PL2C 7 NC PL3A 3 PCLKT3_2 True_OF_PL3B 9 PL3B 3 PCLKC3_2 Comp_OF_PL3A 外部終端抵抗 100Ω 必須 Diamond の SpreadsheetView もしくは lpf ファイルにて LVDS25 を設定してください (*LVDS25E は使用しないで下さい ) XO3 Device Page: 20

21 2-10. 差動 LVDS I/F 対応について差動 LVDS 出力について差動 LVDS 出力は真の LVDS と擬似 LVDS の 2 つが存在します真の LVDS 出力 - TopBank(Bank 0) バンクのみ対応しておりますピンリストで確認した場合 High Speed の項目に TRUE の記述がある I/O が真の LVDS 対応 I/O です使用する I/O は差動入力と同じく差動ペアにして下さい - 真の LVDS で使用する場合 VCCIO には 3.3V もしくは 2.5V を印加する必要がございます Diamond の SpreadsheetView もしくは lpf ファイルにて I/O Type を LVDS25 に設定してください - 外付け抵抗は必要ありません ( 終端抵抗のみ必要 ) PAD Pin/Ball Bank Dual Function Differential High Speed 1 PL2A 3 L_GPLLT_FB True_OF_PL2B PT17C 0 INITN True_OF_PT17D PT17B 0 - Comp_OF_PT17A TRUE 130 NC PT17A 0 - True_OF_PT17B TRUE 132 PT16D 0 - Comp_OF_PT16C PT16C 0 - True_OF_PT16D - 擬似 LVDS 出力 (Emulated LVDS) - Top,Bottom,Left,Right 全てのバンクで擬似 LVDS 出力として使用できます - 使用する I/O は差動入力と同じく差動ペアにして下さい ( 真の LVDS と違い TRUE の記述がありませんが問題ございません ) - 擬似 LVDS で使用する場合 VCCIO には 2.5V を印加する必要がございます必然的に LVDS を使用するこのバンクは 2.5V インターフェイスでしか使用できませんのでご注意ください - 開発ツール上では SpreadsheetView もしくは lpf ファイルにて I/O Type を LVDS25E に設定してくださいドライブ電流は 8mA にしてください - 外付け抵抗が必要になります詳細は次ページをご覧下さい Page: 21

22 2-12. 差動 LVDS I/F 対応についてこの外付け抵抗は擬似 LVDS のときのみ必要となります真の LVDS の時には必要ありませんこの終端抵抗は真の LVDS でも擬似 LVDS でも必要になります (Bank2 には終端抵抗が内蔵しているため外付けの終端抵抗は不要です ) Page: 22

23 2-13. その他差動 I/F について差動 BLVDS ブロック図 * 詳細はデータシートをご覧下さい Page: 23

24 2-14. その他差動 I/F について差動 LVPECL ブロック図 * 詳細はデータシートをご覧下さい Page: 24

25 2-15. その他差動 I/F について MIPI ブロック図 MIPI D-PHY Output Vccio:1.2V RL:50Ω Vccio:2.5V RH:330Ω MIPI D-PHY Input Vccio:1.2V RT:50Ω Vccio:2.5V 各信号線について青 :LPモード時に使用するLVCMOS 信号赤 :HSモード時に使用するLVDS 信号 SpreadSheetView 上でのI/O Type 設定 Tx 側青 :LVCMOS12 赤 :LVDS25E Rx 側青 :LVCMOS12 赤 :LVDS 補足 LPモードを使用する際は左図のように LVCMOS12 BufferとLVDS25E(Rx 側はLVDS) Bufferをwired-OR 接続します HSモードのみ使用される場合は LVCMOS12 Bufferをwired-OR 接続をせずに LVDS25E(Rx 側は LVDS) Bufferのみを使用するため回路を簡略化することが可能です Page: 25

26 2-16. 同時スイッチングによるノイズの影響 SSO 一般的に CPLD FPGA において同時にスイッチングする出力ピン及び双方向ピンを一箇所にかためてピンアサインをすると出力ピンが同時スイッチングする事による瞬時電流の変動でグラウンドバウンスが発生し回路が誤動作を起こす恐れがあります SSO ノイズ対策として以下の項目をご検討下さい SSO ノイズを考慮した設計方法出力ピンを同一 I/O バンク一箇所にかためない出力ピンの Slew Rate を Slow に設定する (Diamond にて設定可能 ) 出力先の負荷容量を小さくする SSO Analyzer による SSO ノイズ発生有無の確認 SSO Analyzer のユーザマニュアルにつきましては以下 URL にございます ual/diamond_ug_joriginal/d2.2/ugj-d20_ssoanalyzer_v22.pdf Page: 26

27 2-11. DDR 関連の処理対応についてギアリングロジックプログラマブル I/O(PIO) セルに組み込まれているハードマクロです高速汎用 DDR インターフェイスや 7:1LVDS のシリパラ / パラシリに使用されます MachXO3L デバイスでは I/O バンクの位置に応じて 4 種類のギアリング比を設定できます ( 詳細は TN1281 p.1 Table1 に記載がございます ) ギアリングロジックが使用できる Bank について (XO3L すべて ) 上記表で Yes と記載されている Bank にてギアリングロジックを使用することが可能です DDRx1 は全ての規模の MachXO3 デバイスで利用可能です Page: 27

28 XO3L のコンフィグレーションについて Page: 28

29 3-1. Dual-function I/O について Dual-function I/O は下表の処理を行うことにより User I/O として使用する事が可能ですピン名方向機能 JTAGENB I Diamond の SpreadsheetView にて JATAG_PORT の設定を DISABLE にした場合 JTAGENB ピンの High/Low の制御により JTAG 専用ピンを汎用 I/O として切り替えて使用することが可能です Low :TDI, TDO, TMS, TCK は汎用 I/O として機能します High :TDI, TDO, TMS, TCK は JTAG 専用ピンとして機能します JTAG_PORT の設定を ENABLE に設定している場合 JTAGENB ピンは汎用 I/O となります PROGRAMN I PROGRAMNに印加される信号がHighからLowに遷移するとデバイスがコンフィグレーションモードになりますデバイスのコンフィグレーション中には PROGRAMNピンをトグルしないでください ( 常時はPull-up しておきます ) INITN I/O SRAMのコンフィグレーション中にLowが出力されると SRAMの初期化中であることを表しまたHighになるとデバイスがコンフィグレーションデータの受け入れ準備ができたことを表しますまた INITNピンを外部からLowに保持することでデバイスはコンフィグレーションモードにはなりませんコンフィグレーションの開始後は INITNはビットストリームエラーの表示に使用されますコンフィグレーション中に何らかのエラーが検出されるとINITNピンはLowになりその後にDONEもLowのままになりデバイスがウェイクアップしません DONE I/O 電源の再投入またはPROGRAMNピンのトグルによってデバイスコンフィグレーションを起動すると DONEピンはコンフィグレーション中にLowになりコンフィグレーションが正常に完了するとHighに戻りますデバイスを初めてプログラムするときまたはデバイスを新しいパターンでプログラムするときは初期化中に Lowにならず LowからHighへの遷移が発生しません MCLK/CCLK I/O スレーブSPI(SSPI) でコンフィグレーションするためのクロック入力またはSPIおよびSPIモードでコンフィグレーションするためのクロック出力です SN I スレーブSPIのLowアクティブなチップセレクト入力 CSSPIN I/O マスタSPIのLowアクティブなチップセレクト出力 SI/SISPI I/O スレーブSPIシリアルデータ入力およびマスタSPIシリアルデータ出力 SO/SPISO I/O マスタSPIシリアルデータ入力およびスレーブSPIシリアルデータ出力 SCL I/O スレーブI2Cクロック入力およびマスタI2Cクロック出力 SDA I/O スレーブI2Cデータ入力およびマスタI2Cデータ出力 Page: 29

30 3-2. Dual-function I/O を通常 I/O として使用する方法 JTAGEN Diamond の Global Preferences より JTAG_PORT を ENABLE (Default) にすることで通常 IO として使用可能です DISABLE にした場合 JTAGENB を外部から High にできなければ JTAG からの書込みが出来なくなるので注意が必要ですそのため DISABLE にする場合には JTAGENB ピンは 0Ω 抵抗を GND 間に配置しかつプルアップ抵抗を実装出来るようにしておき万が一の時は JTAG ポートをコンフィグに使用できるようにしておくことを推奨します p.38 に推奨回路の記載がございます TDI, TDO, TMS, TCK Diamond の Global Preferences より JTAG_PORT を DISABLE に設定し JTAGEN を Low にすることで通常 IO として使用可能です JTAGEN が High の時には TDI/TDO/TMS/TCK はコンフィグ専用ピンになります PROGRAMN, INITN, DONE Diamond の Global Preferences より SDM_PORT を DISABLE (Default) に設定していただくことで PROGRAMN / INITN / DONE のピンは通常 IO として使用可能です MCLK/CCLK, SN, SI/SPISI, SO/SOSPI, CSSPIN Diamond の Global Preferences より SLAVE_SPI_PORT MASTER_SPI_PORT を DISABLE (Default) に設定していただくことで MCLK/CCLK SN SI/SPISI SO/SOSPI CSSPIN のピンは通常 IO として使用可能です SCL, SDA Diamond の Global Preferences より I2C_PORT を DISABLE (Default) に設定していただくことで SCL / SDA のピンは通常 IO として使用可能です Page: 30

31 3-4. 注意事項 1 JTAG インタフェースを設けることを推奨します TCK は 2.2KΩ で外部プルダウン TMS は 2.2KΩ で外部プルアップすることを推奨します 2 JTAG インターフェイス未使用を選択した場合 (JTAG_PORT=DISABLE) JTAGEN ピンは 0Ω 抵抗を GND 間に配置しかつプルアップ抵抗を実装出来るようにしておき万が一の時は JTAG ポートをコンフィグに使用できるようにしておくことを推奨します 3 PROGRAMN,INITN,DONE ピンを有効にすることを推奨します Vccio0( と同タイミングで立ち上がる電源 ) に 2.2kΩ - 4.7kΩ でプルアップしてください 4 PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しないでください電源立ち上がり後トグルする場合はコンフィグレーション完了を示す DONE がアサートされた後数十 ~ 数百 msec 以上の十分な時間を確保します DONE が Low の状態で PROGRAMN をトグルしてはいけませんまた電源投入時には PROGRAMN を Low 固定にしてはいけません電源投入時に PROGRAMN が Low に固定されていますとコンフィグレーションに失敗してしまう可能性があります Page: 31

32 3-4. 注意事項 5 電源起動時 SN ピンを Low にしないでくださいコンフィグレーションに失敗してしまう可能性があります 6Dual function ピンはできるだけユーザ I/O として使用しないことを推奨します特に PROGRAMN についてはユーザ IO として使用する場合でも電源起動時には PROGRAMN としての機能が有効になるのでユーザー I/O として使用しないことを強く推奨いたします Page: 32

33 3-5. その他 I/O ポート処理全般 1 PLL に用いるクロック入力信号は GPLL ピンを使用しますプライマリクロック用には PCLK ピンを使用します 2 未使用の汎用 IO につきましては内部でプルダウンされた Hi-z となっていますので全てオープンにします 4 5V トレラントには対応しておりません Page: 33

34 3-6. XO2 と XO3L デバイスの違いについて以下の様に XO3L では UFM(User Flash Memory) の代わりに 2 回まで書き込む事が可能な NVCM (Non-Volatile Configuration Memory) を搭載しております尚 XO3L には UFM( User Flash Memory) はございません MachXO3L MachXO2 Page: 34

35 3-7. Global Preference Setting について 1 sysconfig 設定項目内容 SDM PORT SLAVE_SPI_PORT I2C _PORT MASTAR_SPI_PORT COMPRESS_CONFIG CONFIGURATION MY_ASSP ONE_TIME_PROGRAM CONFIG_SECURE MCCLK_FREQ DISABLE( Default ) PROGRAMN PROGRAMN_DONE PROGRAMN_DONE_INITN DISABLE( Default ) ENABLE DISABLE( Default ) ENABLE DISABLE( Default ) ENABLE EFB_USER ON( Default ) OFF CFG( Default ) EXTERNAL OFF( Default ) ON OFF( Default ) NVMEM NVMEM_SRAM OFF( Default ) ON 2.08(Default) ~133 SDM モードの際の専用コンフィグレーションピンの選択です PROGRAMN ピンのみ有効 PROGRAMN DONE ピンのみ有効 PROGARMN ININT DONE ピンのみ有効外部 SlaveSPI ポートを利用して内蔵 Flash にプログラムまたはリードする際に有効にします I2C によるコンフィグレーションをアクセスする際には ENABLE にします DISENABLE の場合専用ピン SDA/SCK はユーザー I/O として使用できます外部から SPI 経由で Bitstream ファイルを SRAM へコンフィグレーションする際に ENABLE にします DISENABLE の場合専用ピンはユーザー I/O として使用出来ますまた EFB を利用して MasterSPI を構成する場合には EFB_USER を選択します ON の場合 Bitstream ファイルを圧縮しますソフトウエアは圧縮した Bitstream ファイルを生成します CFG に設定した場合 EBR の初期値等を含めたコンフィグレーション Bitstream ファイルを内蔵 Flash に格納します EXTERNAL に設定した場合外部メモリに EBR の初期値を含めた bitstream ファイルを格納します ON に設定した場合 JTAG のデバイス IDCODE をユーザ側のカスタムコードに変更することが出来ます NVMEM NVCM だけリードバック不可設定 NVMEM_SRAM NVCM と SRAM のリードバック不可設定 ON の場合 sysconfig や JTAG ポート等からのリードバックを防ぎます尚この場合においても USERCODE エリアはリード可能です OFF の場合リードバックが可能となりますマスタクロックの周波数を設定できます Default2.08MHz となっております Diamond3.1 現在 Page: 35

3-8. Global Preference Setting について 2 sysconfig 設定項目内容 JTAGPORT ENABLE_TRANSFR SHAREDEBRINT MUX_CONFIGURATION_PORT ENABLE(Default) DISABLE DISABLE(Default) ENABLE DISABLE(Default) ENABLE

(TDI/TDO/TMS/TCK) はユーザー I/O として使用可能です JTAG を有効にする場合には JTAGENB に High を入力します ENABLE の場合 TRANSFR 機能を有効にしますピンの現在の論理値 ( データおよびトライステート ) を保持することが出来ます ( コンフィグレーション中 ) ENABLE に設定すると複数の EBRs

36 3-8. Global Preference Setting について 2 sysconfig 設定項目内容 JTAGPORT ENABLE_TRANSFR SHAREDEBRINT MUX_CONFIGURATION_PORT ENABLE(Default) DISABLE DISABLE(Default) ENABLE DISABLE(Default) ENABLE DISABLE(Default) ENABLE ENABLE の場合 JTAG 専用ピン (TDI/TDO/TMS/TCK) が有効になります専用ピン JTAGENB はユーザー I/O となります DISABLE の場合 JTAG 専用ピンはユーザー I/O として有効になります専用ピン JTAGENB が有効となり JTAG 専用ピン (TDI/TDO/TMS/TCK) はユーザー I/O として使用可能です JTAG を有効にする場合には JTAGENB に High を入力します ENABLE の場合 TRANSFR 機能を有効にしますピンの現在の論理値 ( データおよびトライステート ) を保持することが出来ます ( コンフィグレーション中 ) ENABLE に設定すると複数の EBRs で構成されたメモリに同じ初期化ファイルを共有可能にしますこれは共通の初期化値コピーのみを保存することでビットストリームのサイズを減少させることが出来ます全てのコンフィギュレーション専用ポートをユーザー IO 追加のために無効にすることができます左記の様に Diamond Spreadsheet View 上の Global Preference にて設定が出来ます Diamond3.1 現在 Page: 36

4-1. SDM Mode について SDM Mode は内部に FLASH,NVCM を内蔵しているデバイスのみの機能です FPGA の外部にコンフィギュレーションのための不揮発性メモリを使わずに内蔵のフラッシュ ROM からコンフィギュレーションを実行します Self Downloadコンフィグレーションモードの利点は以下です Speed :

37 4-1. SDM Mode について SDM Mode は内部に FLASH,NVCM を内蔵しているデバイスのみの機能です FPGA の外部にコンフィギュレーションのための不揮発性メモリを使わずに内蔵のフラッシュ ROM からコンフィギュレーションを実行します Self Downloadコンフィグレーションモードの利点は以下です Speed : XO3Lは数 ms 以内に起動します Security: コンフィグレーションデータが内部で扱われるため外部から読み出される心配がございません Reduced Cost: MachXO3Lのプログラムのために外付けのROMを購入する必要が無くなります Reduced Board Space : 外部 ROM 分の省スペースが見込めます Page: 37

38 4-2. JTAG Mode について基板上の JTAG 用コネクタと FPGA の JTAG 専用ピンを接続し Diamond Programmer と専用ダウンロードケーブルを用いて FPGA をコンフィギュレーションできますまた外部の汎用 SPI Flash に対しても FPGA 経由でプログラミングすることができます JTAG _PORT = ENABLE XO3L- E ( Vcc=1.2V Type ) JTAG _PORT = DISABLE XO3L- E ( Vcc=1.2V Type ) 左図は XO3L の E ( コア電源 1.2V) を使用し Vccio が全て 3.3V で使用する場合の例 < 再度ダウンロードを行う場合 > JTAGENB と GND をつなぐ 0Ω 抵抗を外す => JTAGENB が High となり TDO/TDI/TMS/TCK は専用ピンとなります Page: 38

39 4-3. MSPI Mode についてサードパーティの汎用 SPI Flashを用いて FPGAがMasterとなりコンフィギュレーションを実行するModeです 1. 外部 SPI FlashメモリにBITSTREAMファイルの書き込みを行います 2. DiamondのSpreadsheetView 上で MASTER_SPI_PORT を ENABLE CONFIGURATIONを EXTERNAL に設定し生成した JEDECファイルをXO3Lに書き込みます 3. 電源を再投入またはPROGRAMNピンをトグルすることでXO3LはSPI Flashメモリからコンフィグレーションを行います下図 SPI Flashメモリのピン名はベンダにより異なりますプルアップ / プルダウンは外部デバイスに依存します SPI PROMの電源とMCLK,CSSPINは Vccio2でプルアップしてください Vccio2 Vccio0 参考回路例 GND 4.7kohm SPI PROM TMS MachXO3L MASTER Option 4.7kohm From JTAG TDI TDO TCK JTAG SRAM 2.2kohm C MCLK Configuration Q D /CS SISPI SPISO CSSPIN SPI Controller Logic MachXO3L Vccio0 Logic From CPU PROGRAMN INITN DONE OPTION Page: 39

40 4-4. SSPI Mode についてスレーブ SPI インターフェースを用いて外部マスター (CPU や CPLD など ) が FPGA に対してデータを送信することでコンフィギュレーションを実行する Mode ですコントローラ (MCU など ) から SSPI を介して (Offline/Transparent Mode で )SRAM/NVCM/Feature ROW を書き換えることが可能ですプルアップ / プルダウンは外部デバイスに依存しますが特に CCLK/CSN はノイズに留意してください 1. Diamond の SpreadsheetView にて SLAVE_SPI_PORT を ENABLE (Default DISABLE ) に設定し XO3L に書き込みます ( 未書き込みの XO3L は SLAVE_SPI_PORT が ENABLE になっている状態と同様です ) 2. SPI Master から XO3L の NVCM/SRAM にコンフィグレーションデータの書き込みを行います 3. PROGRAMN ピンをトグルするか SSPI ポートから REFRESH コマンドを与えることで XO3L の再コンフィグレーションを行います尚 CPU 側の Lattice から SSPI Embedded C ソースが用意されておりますのでご利用下さい参考回路例 Vccio0 4.7kohm uc MASTER MachXO3L SLAVE Option NVCM/SRAM 4.7kohm CLK CCLK SPI Controller DI DO CSN SI SO SN SPI Controller Configuration Logic MachXO3L PROGRAMN INITN DONE OPTION Logic Page: 40

4-5. I2C Mode についてコントローラ (MCUなど) からI2C Primaryを介して (Offline/Transparent Modeで )SRAM/NVCM/Feature ROWを書き換えることが可能です I2C(10bit/7bit Addressモード ), 400kHzまで対応プルアップ/ プルダウンは外部デバイスに依存します 1.

41 4-5. I2C Mode についてコントローラ (MCUなど) からI2C Primaryを介して (Offline/Transparent Modeで )SRAM/NVCM/Feature ROWを書き換えることが可能です I2C(10bit/7bit Addressモード ), 400kHzまで対応プルアップ/ プルダウンは外部デバイスに依存します 1. DiamondのSpreadsheetViewにてI2C_PORTを ENABLE (Default DISABLE ) に設定しXO3Lに書き込みます ( 未書き込みのXO3LはI2C_PORTが ENABLE になっている状態と同様です ) 2. I2C MasterからXO3LのNVCM/SRAMにコンフィグレーションデータの書き込みを行います 3. PROGRAMNピンをトグルするか I2CポートからREFRESHコマンドを与えることで XO3Lの再コンフィグレーションを行います尚 CPU 側のLatticeからI2C Embedded Cソースが用意されておりますのでご利用下さい参考回路例 Vccio0 4.7kohm pullup uc MASTER MachXO3L SLAVE Option NVCM/SRAM SCL SCL 4.7kohm pullup I2C Controller SDA SDA I2C Primary Controller Configuration Logic PROGRAMN INITN DONE MachXO3L Logic OPTION SLAVE_ADDRESS = yyyxxxxx00 Page: 41

4-6. Dual Boot Mode について参考回路例 Dual Boot Mode は Master SPI と SDM Mode の両方を使用したコンフィギュレーションの信頼性を高めるためのソリューションですまず XO3L は外部の SPI Flash から Primary Image data にてコンフィグレーションを行います万が一コンフィグレーションが失敗した場合には

42 4-6. Dual Boot Mode について参考回路例 Dual Boot Mode は Master SPI と SDM Mode の両方を使用したコンフィギュレーションの信頼性を高めるためのソリューションですまず XO3L は外部の SPI Flash から Primary Image data にてコンフィグレーションを行います万が一コンフィグレーションが失敗した場合には内部の NVCM から Golden Image Data にてコンフィグレーションを開始しますコンフィグレーションに失敗したことは以下 2 点により内部で判断されます 1. Bitstream ファイルの CRC Error 発生時 2. ロードする際のタイムカウンタのエラー発生時 Vccio0 GND Golden Image Data For XO kohm SPI PROM TMS MachXO3L MASTER Option 4.7kohm Primary From JTAG TDI TDO TCK JTAG NVCM/ SRAM 2.2kohm Image data For XO3L 1 C Q D /CS MCLK SISPI SPISO CSSPIN SPI Controller Configuration Logic MachXO3L Vccio0 Logic From CPU PROGRAMN INITN DONE OPTION Page: 42

43 4-7. 参考回路 5JTAG 回路のチェイン構成例 4.7K-10KΩ 4.7KΩ TDO Lattice 社 FPGA Lattice 社 CPLD TCK TMS TDI TDO Lattice 社 FPGA Lattice 社 CPLD TCK TMS TDI Vccj ISP コネクタ Vcc GND TCK TMS TDI TDO Vcc,GND も繋ぐ必要があります 5 個以上のデバイスをチェインする場合もしくは配線長が 1m を超える場合には TCK TMS の信号が JTAG コネクタより遠くなるほど弱くなりノイズがのってしまう恐れがありますのでデバイス 5 個毎にバッファを 1 つ追加して下さいトレースが長い JTAG チェーンは可能であれば TDI TDO( シリアルライン ) にそれぞれ Damping 抵抗 (0 ohm) を付加してください 1 デバッグの際抵抗を外せば JTAG チェーンを容易に分けられます 2 反射等によるノイズを抑えたい場合抵抗値を変えればよいですその他詳細につきましては弊社作成のマニュアル JTAG 基板設計時資料をご覧下さい Page: 43

44 4-8. バージョン管理 Revision: Date: Author: Modify or Add: /08/29 ishigaki Initial Page: 44

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PowerPoint Presentation Page: 1 Lattice-XO2 基板設計時資料はじめに本資料は Lattice 社 XO2 の基板設計時の注意事項使用時の注意事項をまとめたものです実際の動作等詳細最終の確認は別途データシートテクニカルノートを参照頂けるようお願い申し上げます Lattice 社データシートと本資料との間に差異があった場合には Lattice 社データシートを正としお取り扱い下さい Page: