Presentation Title Arial 28pt Bold Agilent Blue

Transcription

1 アジレント デジタル セミナ シリーズ ~PCIe Gen3 の規格および評価手法に関する最新情報 ~ シミュレーション導入による効率的な PCI Express Gen3 伝送路設計 検証 presented by: アジレント テクノロジー株式会社電子計測本部 EDA アプリケーション エンジニアリング梅川光晴 PCI Express Gen3 セミナ October 19, 2009

2 本セッションの内容 1. シグナル インテグリティの現状 課題とシミュレータに求められる要素 2. PCIe 用の ADS デザインガイドを利用したシミュレーション 3. デモ 4. まとめ

3 本セッションの内容 1. シグナル インテグリティの現状 課題とシミュレータに求められる要素 シグナル インテグリティの現状 課題 シミュレータに求められる要素 弊社 EDA 統合環境 Advance Design System(ADS) の活用と効果 2. PCIe 用の ADS デザインガイドを利用したシミュレーション 3. デモ 4. まとめ

4 Fibre Channel Infiniband Gb Ethernet PCI シグナルインテグリティトレンド過去 20 年高速インターフェースをリードしてきた PC アーキテクチャで最近のトレンドを見る Front Side Bus DDR2/3 DRAM FB-DIMM Ethernet 100 Mb/s 2-3 Gb/s LAN PCI Express PCI Express 5Gb/s 8 Gb/s Flash BIOS Quad Core CPU/Cache Memory Controller Hub (North Bridge) I/O Controller Hub (South Bridge) 4+ Gb/s DMI キートレンド PCI Express Graphics 2.5 Gb/s Gb/s Hyper- Transport USB 3.0 Ports 高速化と高密度化 シグナル インテグリティ問題が顕著になってきた インターフェースの変化 バス 高速差動シリアル伝送に変化 SATA Ports RS 232 Super I/O 設計ツール / シミュレータ 技術共にトレンドに追従する必要性 Parallel Keyboard Floppy Drive

5 高速差動シリアル伝送 < 基礎技術 > 利点 : 伝送線路配線が単純 コネクタピン数減少 ボードスペースを確保しやすい ノイズ耐性があり 速度に対し比較的電気長を長く設計できる 設計チャレンジ : Serializer,DeSerializer クロック埋め込み リカバリ機構の実装 バス配線と同じ帯域の実装には高いデータレートが必要 タイミング マージンの減少 Gen3 1レーンあたり8Gbps(8GTps) 125psec/UI Gen1[2.5Gbps 400psec/UI],Gen2[5Gbps 200psec/UI] 伝送線路特性を注意した設計が重要 コネクタ ケーブル トレース (VIA 含む ) など 特性インピーダンス 整合 ( 反射 ) 誘電体損失 導体損 クロストーク etc 伝送線路を 高周波部品 として設計することが不可欠

6 シグナル インテグリティ確保に向けて < 設計フロー > 現行のマーケット トレンド 試作 設計期間増大 設計コスト増大 評価 測定 設計資産再利用が困難 データレート 立ち上がりスピードの増大 シミュレーションの導入 10G PCIe 3.0 DP1.2 5G USB2 PCIe 1.1 HDMI 1.3 DP1. SATA2 1 PCIe 2.0 WUSB SATA3 USB3 設計サイクル短縮新規格対応 2010 評価 ( 再 ) 設計シミュレーション 測定 試作 しかし シミュレーションは本当に合うのか? 導入しても効率が上がらないでは? Cut & Try の方が結局早い? 設計から評価までのトータルなノウハウが不可欠 HDMI セミナ August 28, 2009

7 高速伝送路の構成要素 < 解析視野 > Pattern Generator Encoder Channel Adaptation Pre-emphasis/Driver 適切なエンファシス量 タップ数やタップ係数 Card Card Board Traces mm パッケージ / コネクタの影響 Die Package Card Die Package レシーバ ドライバ Physical Channel High speed Connectors Backplane Traces mm 高精度な伝送線路モデル Physical Channel Decoder Equalizer Signal Recovery システム全体でのアイ / ジッタマージン設計が不可欠 HDMI セミナ August 28, 2009

8 シミュレータに求められる要素 1 正確な伝送路モデルが扱える + 2 正確なTx/Rxモデルが扱える + 3 時間 周波数ドメインにシームレスな対応ができる + 低 BER EYE Xtalkを 4 高速に解析できる 試作前に正確なパフォーマンスの把握が可能 早い段階で問題解決することでトータルの設計コストを削減

9 1 受動部品 ( コネクタ 伝送線路 ) モデル PCIe Gen3 では 受動部品 [ コネクタ 伝送路 (VIA 含む )] のモデルを持つことが重要 ADS では多くの受動部品モデルが用意され また柔軟に扱うことができます マルチレイヤモデル S パラメータ 測定データ 3D/ 平面電磁界解析抽出 ADS Momentum/EMDS G2/EMPro W エレメント

10 ADS マルチレイヤ インターコネクト ライブラリ ~ 回路部品上で断面電磁界解析 高速 高精度モデル ~ - 2 層の例 - これらの寸法を指定 Y 金属導電率誘電体 MSUB 指定 z x 電磁界結合を XZ 断面より算出 (Y 軸方向は MSUB より算出 ) クロス オーバモデル 最大 16 まで対応 テーパモデル ラインモデル 層間最大 8 交差まで対応 VIA パッド ホールなど コーナモデル 最大 16 まで対応 サブストレート定義 最大 40 層まで対応

11 例 :PCIe で推奨されるスタック アップと配線トポロジ Four layer stackup (0.062 in PCB) with 0.5 Oz copper for microstrip 1 Oz copper for 6+ layer strip line structure Trace length matching between pairs not required due to embedded clock and lane de-skew in the receiver (max lane to lane skew is 1.6 ns) Max. recommended trace length on system board < 12 in (=30.5cm) Max. recommended trace length on add in card < 3.5 in (=9cm) Maximum skew tolerable within differential pair is 5 mil for add in card, 10 mil for system board Non Interleaved =508um =112um =178um =127um 参考 :Interleaved とは TX と RX が交互に入る場合 層構成によるインピーダンスコントロールが容易

12 2 ドライバ / レシーバモデル Driver/Receiver Models in ADS 抽象度高 ビヘィビアドライバ / レシーバモデル Tx De-emphasis Rx Equalization IBISモデル トランジスタレベル ADS Encoded Library ( Altera, Xilinx, ) HSPICE and Spectra based designs Measurement Based Models HDL, Matlab, C, C++, and Ptolemy Based Verilog-A, Verilog-AMS Based Driver/Receiver

13 S(1,1) db(s(1,2)) 3 シグナル インテグリティ時間軸 周波数軸のアプローチが必要 時間軸 TDR Oscilloscope 周波数軸 S-parameters Insertion loss Return Loss Network Analyzer freq, GHz freq (10.00MHz to 10.00GHz) 時間軸 周波数軸

14 4 伝送路解析のための高速時間軸 Eye 波形解析エンジン Channel Simulator( チャネルシミュレータ ) 伝送線路のコンポーネント 電磁界解析結果 実測 S パラメータなどのデータより 伝送線路のインパルス応答を抽出して高速 Eye 波形解析を実現 約 1 Mbit / min の計算時間 (SPICE の >1000 倍の解析速度 ) 専用の Tx Rx 信号源 統計計算による低 BER 解析 隣接レーンのクロストーク解析 専用のアイ プローブによる高速表示 パラメータスイープ 最適化も可能 Channel の Eye 波形特性の事前検証のための 高速で効率的な解析エンジン HDMI セミナ 14 August 28, 2009

15 ADS は高速差動シリアル伝送路解析に最適です 1~4 の要素を満たします! 試作前にクリティカルパスを解析妥当性の見積もりを立てる WhatIF( もし だったら ~) 解析ができる 測定結果の妥当性を検証できる ( 再 ) 設計シミュレーション 設計効率を向上できる 評価 試作 測定

16 SDD11 db(sdd12) 測定結果とシミュレーションの相関 測定器 Agilent 86100C DCA-J 2 10 bit pattern signal generator ADS Channel Simulator, Bitbit mode (PRBS 2 10 ) DUT 20GHz まで 4 ポート VNA で測定以下は Sdd のみ参考表示 freq (10.00MHz to 20.00GHz) freq, GHz DCS-J と ADS 解析結果の重ね合わせ Tyco 社リファレンスバックプレーン 参考 : 統計モード ( 理論的に無限に長いビット列 )

17 本セッションの内容 1. シグナル インテグリティの現状 課題とシミュレータに求められる要素 2. PCIe 用の ADS デザインガイドを利用したシミュレーション 3. デモ 4. まとめ

18 ADS PCI-Express デザイン ガイド 注 :ADS で使用できる 設計支援テンプレート 最新版は弊社 Web よりダウンロード可能 デザイン ガイドによって シミュレーションの設定が簡単になります サンプルのチャネル コンポーネント ( 伝送線路など ) が予め用意されています システム全体のパフォーマンスを早く簡単に予想できます

19 PCI-Express コンポーネント例豊富なコンポーネント群と Example で初めの一歩が踏み出しやすい Gen3 Tx モデル (3.5dB デエンファシス ) インターコネクトモデル イコライザモデル Rx 側終端 ( パッケージ寄生成分付き ) ソース側終端 ( パッケージ寄生成分付き ) 実測コネクタS-para 1インチ2レーン ( マルチレイヤモデル ) ADS Momentum 電磁界解析 S-para クロストーク源

20 マスクのインポート弊社オシロスコープのマスクをご利用いただけます /* Agilent Eye Mask Example */ /* 振幅 : 絶対値, 時間軸 :EYE クロスに対し相対値 */ 1 /* This is the first polygon index */ 4 /* This is the number of vertices */ 0.25, , , , /* This is the second polygon index */ 4 /* This is the number of vertices */ 0.25, , , ,0.5 デザインガイド内に PCIe Gen1/2 用マスクがサンプルとして用意されています

21 本セッションの内容 1. シグナル インテグリティの現状 課題とシミュレータに求められる要素 2. PCIe 用の ADS デザインガイドを利用したシミュレーション 3. デモ 4. まとめ

22 まとめ 1. シグナル インテグリティの現状 課題とシミュレータに求められる要素 ここに求められる要素全てが ADS にあります 2. PCIe 用の ADS デザインガイドを利用したシミュレーション 手軽にシミュレーションが始められます 3. Demo Channel Simulator を中心に 高速に PCIe 伝送線路解析ができることをご紹介いたしました 評価 ( 再 ) 設計シミュレーション 測定 試作 WhatIf 解析でエコ設計へ ECO

23 Agilent EDA ソリューションお互いの領域を補完し合いお客様の設計を支援します 電源 電子負荷 オシロ ロジアナ スペアナ インピーダンス ネットアナ デジタル RF ノイズ信号源 半導体 パワーデバイス測定 Stimulus HiSpeed デジタル規格 EMI/ESD 規格各種コンプライアンステストテスト支援ソフトウェア 特化アナライザ ( 位相ノイズ NF 変復調など ) Measuring Analysis Testing 伝送路 構造電磁界解析 Modeling Designing What-IF before fabricating Feedback to Design After measuring Digital/MMIC/RF B d 回路 システム設計 RFIC 回路システム設計 GoldenGate ADS IC-CAP 半導体パラメータ抽出 モデリング Probing Tech. Accessory SoftwareTrigger DynamicProbe

24 付録資料 PCI Express Gen3 セミナ Page 24 October 19, 2009

25 時間軸シミュレーションにおける S パラメータの取り扱い S S-parameter 周波数応答特性 S(f) * 電磁界シミュレーション結果 * 線形シミュレーション結果 * 測定結果 インパルス応答 Y(t) 入力信号 Vin(t) コンボリューション 出力信号 Vout(t) PCI Express HDMI Gen3 セミナ Page 25 October August 28, 19, 2009

26 帯域制限のある測定 S パラを ADS の SPICE 解析をする事に関する Q&A Q. ネットアナの S-para を時間軸解析に利用して大丈夫? A. ADS の Convolution 外挿機能に自信があります! DC 部 通過特性 赤 : 実測で DC なし青 : 外挿コンサバだがゲインを絶対持たない 反射特性 VNA(20GHzまでの例 ) 周波数の世界 赤 Page 26 時間の世界 インパルス応答 FFT 周波数の世界 周 時 周でほぼ同じ結果 時間軸で妥当な応答! 青 PCI Express Gen3 セミナ October 19, 2009

27 利用シミュレーション技術と解析対象 結果の比較 解析手法 対応アプリケーション BER フロア /1 分程度の解析 SPICE 解析 キルヒホッフ電流則を時間軸に沿って各ノードで計算 線形非線形回路 チャネルシミュレータ Bit-by-bit モード 時間応答に変換された伝送線路特性に指定したビットを流し込む ( 畳み込み積分 ) 線形回路 任意のビットパターン指定 アダプティブタップ可能 チャネルシミュレータ 統計解析モード ステップレスポンスによる統計解析 線形回路 指定ビットパターン 指定イコライザタップ ~10-3 ~10-6 ( 統計処理のため ) いくらでも低くとれる

28 各モードによる Channel Simulator の解析結果の比較 統計モード Bit-by-bit モードと StatEye ADS Channel Simulator Statistical Mode ADS Channel Simulator Bit-by-Bit Mode 注 :Channel Simulator の解析エンジンには採用されていません StatEye Timing Bathtub Voltage Bathtub ADS Channel Simulator (1 M bits) StatEye ADS Statistical Simulator ADS Channel Simulator (1 M bits) ADS Statistical Simulator StatEye Stateye では BER が実際よりもよく見えてしまう