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1 LSI の電源雑音のオンチップ測定回路 NEC システムデバイス研究所高宮真 システム 外来ノイズ 内部ノイズ LSI オンチップ測定回路 ボード パッケージ

2 発表内容 2 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

3 3 Power/Signal Integrity(PI/SI) の劣化問題 電源ノイズ Voltage V dd LSI ジッタ 設計複雑度 EM/HC クロストーク ばらつきインタ クタンス基板ノイズ電源ノイズ 設計ルール [µm] 実際の LSI CAD で対応可能な設計複雑度 Time インダクタンスによるアンダーシュート 原因は大局かつ複雑 予測困難 ( 例 ) 電源ノイズは実装やアプリケーションに依存する 高速な現象 実測困難

4 LSI の高速化に伴う PI/SI 問題の顕在化 オンチップのクロック信号波形 4 電圧 3.3V 0V 10ns 振幅ゆらぎ ( 電源ノイズ ) 100MHz, 0.35µm CMOS (1994 年 ) 時間ゆらぎ ( ジッタ ) 時間 電圧 1V 0V 高速化 ノイズ ジッタの影響大 333ps 3GHz, 0.09µm CMOS (2004 年 ) 時間 LSI 設計でノイズ ジッタは設計マージンとして考慮される 高速化 低電圧化に伴い 相対的なノイズ ジッタが増大 従来は無視できたノイズ ジッタが LSI 性能に影響 動作不良が多発

5 電源ノイズ予測の難しさ (1) 5 C d Z p I p 電源ノイズ (V n ) V n =Z p I p PCB Package LSI 正確な予測が困難 ( 例 ) オンチップデカップリング容量 (C d ) の必要量は? Ref [1] 周波数低下はわずか 1-2% Cd 有無の Pentium4 の最大クロック周波数の実測 Cd 除去による周波数低下量は Simu. による予測よりはるかに小 LSI 性能の Cd 依存は予測困難

6 電源ノイズ予測の難しさ (2) 6 Pentium4 の電源ノイズスペクトラムのアプリケーションプログラム依存の実測 Full-chip reset ピーク周波数が変化 Graphics-intensive Ref [2] 電源電流 (Ip) はプログラム依存あり ある特定のプログラムで 想定外の大きな電源ノイズにより動作不良が発生する 最悪 Ip を正確に予測するのは困難

7 従来の LSI 開発スキームの問題 7 LSI 設計 PI/SI 劣化のモデルは実測と比較されず精度 / 信頼性低い LSI 試作 SI 劣化による動作不良発生 短期的影響 長期的影響 試行錯誤で原因発見 LSI 再試作 市場投入の遅れ高コスト化 次期 LSI 設計不良への恐怖から過大な設計マージンを設定 次期 LSI 性能 従来の高性能化のトレンドが守れず低性能

8 発表内容 8 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

9 オンチップ測定の必要性 9 オンチップ波形は非常に高速 ( 数 10ps) オフチップ測定 ( 従来 ) オンチップ測定 ( 提案 ) L C? LSI 測定回路 A LSI 測定回路 C 測定回路 B 測定結果 プロービングが困難 ( 特にフリップチップ ) 寄生 L, Cが大 不正確な測定 LSI 上で測定処理 ( サンプリング測定等 ) 寄生 L, Cが小 正確な測定 要求: 搭載しやすさ ( 面積 入出力 電源 ) オンチップ測定が PI/SI 測定のほぼ唯一の手段

10 10 オンチップ測定回路を用いた LSI 開発スキーム フィードバック このサイクルを多種の LSI で実行 LSI 設計 LSI 製造 実測と比較された高精度 / 高信頼度の PI/SI のモデル オンチップ測定回路 LSI に搭載 短期的影響 SI 劣化による動作不良なし PI/SI をオンチップ測定 不良を設計段階で予防 LSI 再試作不要 タイムリーな市場投入低コスト化 長期的影響 次期 LSI 設計適正な設計マージン 次期 LSI 性能目標性能を実現

11 いつオンチップ測定を行うか? 11 設計マージン大小測定結果の価値小大 測定サンプル数 10 3 ~ 評価対象アプリケーションプログラム LSI 間の相互作用回路 開発段階 ( テストチップ ) 測定回路の開発の方向性 システム評価 ( 製品 LSI) フィールド動作 測定時期 IBM, Intel NEC 2004 年 2005 年 より顧客に近いリアルなデータを集めるほど 測定結果の価値が高まる 将来的には 顧客や動作環境に応じて設計マージンを変えることも可能

12 顧客からの多数の情報を活用する例 非半導体業界では 顧客のエラー報告とそれに基づく修理 性能向上が常識化 メーカ想定外の不良に対する対策 オーバースペック防止 誤動作回避 故障予測 best effort 型の性能提供 LSI 設計 開発でも今後必須 オンチップ測定回路がキー技術 12 自動車 ソフトウェア 車検不具合情報収集 OA 機器 コピー機 FAX の使用履歴やエラー情報を蓄積 ユーザは将来 自分自身がより良い製品を利用できることを期待してエラー情報を報告

13 発表内容 13 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

14 オンチップ測定回路の学会動向 14 VL symp ISSCC 2000 VL symp ISSCC 2002 VL symp ISSCC 2004 VL symp 基板ノイズ 日立 広島大広島大 NEC 松下 電源ノイズ ジッタ Intel NEC 世界初 Intel Stanford 大, Rambus 松下神戸大東大 (NEC) NEC IBM 松下 VLSI symp で電源ノイズ測定が急増 インダクタンス NEC 世界初

15 電源ノイズ測定回路の一覧 15 機関測定結果新規性 ( 世界初 ) 文献 NEC 電圧波形電源ノイズ測定 [3] Intel 松下神戸大 電圧振幅とタイミング 電圧波形 プログラム依存のノイズ測定, デジタルテスタ制御 多種類測定 (Vdd/Gnd, p/n-well ノイズ ) [4] [5] 4 件を以降で紹介 Stanford Rambus ノイズスペクトラム 電圧波形のスペクトラム測定 [6] NEC 電圧波形製品搭載が可能 [7] 神戸大 電圧波形 小面積 ( 約 10µm 80µm) [8] ノイズのチップ面内分布測定 東大 電流波形 電流波形測定 [9] 目的の異なる多種多様な測定回路が続出

16 オンチップ測定回路のチェック項目 16 必須条件 測定の基準 ( 電圧 ) は何か? 電源ノイズ耐性 測定結果の妥当性検証 ( キャリブレーション ) 測定しやすさ 測定 TAT 測定装置 搭載しやすさ 小面積 専用 Vdd 不要 特殊プロセス不要 アナログ I/O 不要 少ピン数 I/O が低速 矛盾あり 情報の多さ, 多様性 高精度 ( 時間, 電圧 ) 広範囲 ( 時間, 電圧 ) リアルタイム測定 ( サンプリング測定 ) 振幅だけ 波形 スペクトラム 測定回路の使用目的により 上記のバランスが変化する

17 電源ノイズ測定回路の位置づけ 17 測定結果の情報の多さ, 多様性 東大 神戸大 電源電流 面内分布 開発の方向性 Stanford, Rambus スペクトラム松下, 神戸大多種類 Intel プログラム依存 2 ページ前の一覧を分類した NEC 波形 研究用チップ 製品を想定したテストチップ 製品 LSI 製品への搭載しやすさ 情報の多さ と 搭載しやすさ の両立が将来課題

18 発表内容 18 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

19 サンプリングオシロスコープマクロ Clk T N in Vdd Gnd Substrate Clock Calibration Sampling Clock Generator (SCG) smpclk (T+ T) (NEC) Sampling Oscilloscope Macro Sampling Head (SH) Selector xn Output Buffer out T x T T Oscilloscope Off-chip Ref [3] 50 Ω 19 動作原理 : 電源ノイズをサンプリングしてアナログ値のまま出力 性能 : T=10ps 100GSa/s 帯域: 8GHz

20 20 試作チップ(NEC) Ref [3] ノイズ源 (動作率 可変) SCG (23600µm2) 8つのSH (1550µm2x8) 2.1 mm 3.1 mm 1.2V, 0.13µm CMOS

21 Calibrated Voltage [V] Vdd/Gnd ノイズの測定 (NEC) Vdd ノイズ Gnd ノイズ 100% 70% 40% 4.5 ns 周期 100% 70% 40% ノイズ源の動作率 Vdd=1.2V Calibrated Time [ns] Ref [3] オーバーシュート / アンダーシュートするノイズ波形の実測に成功 21 Off-chip Supply Voltage Off-chip Ground Voltage

22 ノイズ (mv) Vdd/Gnd, p/n-wel ノイズの測定 ( 松下 / 神戸大 ) Ref [4] 22 Gnd Vdd pwell VddM nwell Deep トリプルウエル 50MHz のレジスタファイル 基板バイアス制御のため well 電位を Vdd/Gnd から分離 well ノイズと Vdd/Gnd ノイズは異なる ノイズ問題が複雑化

23 発表内容 23 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

24 周波数スペクトラム測定の必要性 24 従来 ( 波形測定 ) 新規 ( スペクトラム測定 ) Ref [10] 電圧 (V) 電源ノイズ 時間 (ns) ノイズの大小は分かるが何をすればノイズを減らせるかが不明 ノイズの大きさ K 100 K 1M 10M 100 M 1G 周波数 (Hz) ボードパッケージ LSI 原因推定困難 何を直せばノイズを減らせるかが分かる 原因推定可能

25 電源ノイズスペクトラム測定回路 (Stanford 大,Rambus) Ref [6] 25 時間差 T Rambus の SerDes(RaserX) のテストチップに搭載 スペクトラムの測定方法 (1) 2 台の測定回路 (Sampler) で T 異なる測定タイミングで電源ノイズを測定 (2) 2 つの測定結果の自己相関をフーリエ変換

26 電源ノイズスペクトラムの測定 ASIC のクロック (200MHz) (Stanford 大,Rambus) PLL の Ref クロック (400MHz) SerDes (4GHz) Ref [6] 0.13µm CMOS アナログ電源の電源ノイズを測定 SerDes は 4Gbps で動作 26 電源ノイズの発生原因が推定可能

27 発表内容 27 LSI 設計における電源ノイズ問題 オンチップ測定回路の必要性と可能性 オンチップ測定回路の紹介 電源ノイズ波形測定 電源ノイズスペクトラム測定 製品搭載が可能な回路 まとめ

28 製品搭載が可能な波形測定回路 (NEC) 28 LSI V dd1 V dd2 (1) 専用 Vdd 不要 電源フィルタ内蔵 被測定回路 波形測定回路 Digital (2) アナログ I/O 不要 D/A コンバータ内蔵 Ref [7] (3) 専用クロック不要 VCO 内蔵 オンチップ測定回路の製品搭載への 3 つの障害を克服 クロック波形測定をテストチップでデモ 電源ノイズ測定回路を製品に搭載 よりリアルな電源ノイズのデータ収集が可能に

29 波形測定の原理 (NEC) Ref [7] 29 波形測定回路 被測定信号例 ) 電源ノイズ V ref を変化 デジタル出力 電圧比較回路 参照電圧 (V ref ) (10mV step) D/A converter デジタル入力

30 高速クロック信号波形の測定 (NEC) 30 90nm CMOS テストチップ 波形測定回路 (350µm 140µm) Ref [7] クロック信号 (2.2GHz) グローバルクロック分配用 2mm 配線 波形測定回路 配線のモデリングにフィードバックしCADの妥当性を検証 0.6 クロック信号波形を測定 電圧 (V) オンチップインダクタンスによるアンダーシュート波形を世界で初めて測定 時間 (ps)

31 電源ノイズ測定回路の製品搭載 (NEC) 31 2GHz CPU 90nm CMOS ベクトル型スーパーコンピュータ SX-8 65TFLOPS (4096 CPU 構成時 ) 2004 年 12 月出荷開始 電源ノイズ測定回路 実アプリケーションでの電源ノイズ測定により 高性能化 / 高信頼性を実現

32 まとめ 32 オンチップ測定回路が LSI の Power/Signal Integrity 測定のほぼ唯一の手段 オンチップ測定のメリット (1) PI/SI モデルの高精度化により PI/SI 起因の不良を設計段階で予防 (2) 設計マージンの適正化により 次期 LSIの目標性能を実現 (3) 誤動作回避 故障予測など新たな付加価値の提供 多種多様なオンチップ測定回路が提案されているが 高機能 と 搭載しやすさ の両立が将来課題

33 参考文献 33 [1] T. Rahal-Arabi, G. Taylor, M. Ma, and C. Webb, Design & validation of the Pentium III and Pentium 4 processors power delivery, IEEE Symposium on VLSI Circuits, pp , [2] T. Rahal-Arabi, G. Ji, M. Ma, A. Muhtaroglu, and G. Taylor, Development and validation of an electromagnetic distributed power grid model for the 90nm Pentium 4 processor, IEEE Symposium on VLSI Circuits, pp , [3] M. Takamiya, M. Mizuno, and K. Nakamura, An on-chip 100GHz-sampling rate 8-channel sampling oscilloscope with embedded sampling clock generator, IEEE International Solid-State Circuits Conference, pp , [4] A. Muhtaroglu, G. Taylor, T. Rahal-Arabi, and K. Callahan, On-die droop detector for analog sensing of power supply noise, IEEE Symposium on VLSI Circuits, pp , [5] K. Shimazaki, M. Nagata, T. Okumoto, S. Hirano and H. Tsujikawa, Dynamic power-supply and well noise measurement and analysis for high frequency body-biased circuits, IEEE Symposium on VLSI Circuits, pp , [6] E. Alon, V. Stojanovic, and M. Horowitz, Circuits and techniques for high-resolution measurement of on-chip power supply noise, IEEE Symposium on VLSI Circuits, pp , [7] M. Takamiya and M. Mizuno, A Sampling oscilloscope macro toward feedback physical design methodology, IEEE Symposium on VLSI Circuits, pp , [8] T. Okumoto, M. Nagata, K. Taki, A Built-in technique for probing power-supply noise distribution within large-scale digital integrated circuits, IEEE Symposium on VLSI Circuits, pp , [9] T. Nakura, M. Ikeda, and K. Asada, Power supply di/dt measurement using on-chip di/dt detector circuit, IEEE Symposium on VLSI Circuits, pp , [10] M. Takamiya, H. Inohara, and M. Mizuno, On-chip jitter-spectrum-analyzer for high-speed digital designs, IEEE International Solid-State Circuits Conference, pp , 2004.