第２部＜実現技術＞　コスト、放熱、テスト

Cover Story 第 2 部 < 実現技術 > コスト 放熱 テスト TSV の 3 大課題を解決へ TSV 技術の普及に向けた課題は コスト 放熱 テスト との指摘が多い 最大の課題であるコストに関しては TSV 加工とチップ接続の両面から低減する必要がある こうした課題に対し 解決の可能性を秘めた新技術が続々と登場してきた とにかくコスト それから放熱とテストだ TSV(through silicon via) を用いた 3 次元 /2.5 次元 LSI の開発に携わる技術者の多くは TSV 技術の普及に向けた課題をこのように指摘している ( 図 1) TSV の導入によって新たに発生する製造コストを可能限りゼロに近づ けることは最も大きな課題だ 現在量産準備が進められているTSV 技術は まずはスマートフォンやコンピュータ 通信機器などのハイエンド機種向けLSIに適用される しかし 今後 TSVをミドルレンジやローエンドの機種向けに広く普及させるためには 既存のパッケージと同等以下 のコストを実現する必要がある 3 次元的に積層したチップから効率的に熱を逃がす技術や チップを積層する前に良品であることを確認するテスト技術も欠かせない こうした新技術の提案が今 続出している コスト ウエハー単位の接続がカギ TSV を用いた 325S TSV の普及に向けた 3 大課題 スト 課題 に向けた技術 テスト 図 1 TSV の普及に向けた 3 大課題を克服へ TSV を用いた 3 次元 /2.5 次元 LSI の普及に向けては コスト 放熱 テストが大きな課題になる ここへ来て 課題解決に向けた技術開発が活発化してきた TSVを用いたLSIで新たに発生する製造コストは TSV 加工コスト と チップ接続コスト に分けられる これらの比率は ほぼ 1 : 1 ( 東芝など ) であり 低コスト化のためにはそれぞれを削減する必要がある TSV 加工コストは (1)TSVプロセスの方式 (2)TSV 加工装置の処理速度 (3) ウエハーの厚さ (TSV の深さ ) などによって決まる (1)TSV プロセスの方式は 現状では ビアミドル と ビアラスト ( バックサイドビア ) が有力視されている ( 図 2) ビアミドル方式は工程数が多いものの 前工程 ( ウエハー処理工程 ) と後工程 ( パッケージ組み立て工 42 NIKKEI ELECTRONICS 2012.4.16

特集 図 2 代表的なTSV 加工プロセスビアミドルは トランジスタ形成後にTSVを作り込む方式であり TSV 加工後にLSI 多層配線層を形成する必要がある このため T S V の C u めっき後に CMPによる平坦化が必須となる これに対し バックサイドビア方式では LSI 完成後のウエハー裏面に TSVを作り込むため TSV 形成後のCMP 工程を不要にできる さらに ビアミドルではウエハーを薄化する際に TSVのCu 端子を露出させる 頭出し が必要になる 機械的な研磨で Cu 端子を露出させると S i と C u が接触して汚染を引き起こすので それを防ぐための複雑な工程が必要になる バックサイドビアでは こうした工程も不要になる ( 図 : 東芝の資料を基に本誌が作成 ) 造方 課題 形 ビア ドル プロセス ビアラスト ( バックサイドビア ) プロセス 程 ) を分離しやすいため ファウンドリー企業や後工程受託メーカー (OSAT) が採用する方向である 水平分業型の事業形態の中でファウンドリー企業同士または OSAT 企業同士が競争することで 全体として低コスト化が進むことが期待される 一方 バックサイドビア方式は 工程数をビアミドルの約 1/2にできる ( 東芝セミコンダクター & ストレージ社メモリ事業部メモリパッケージ開発部主幹の江澤弘和氏 ) という特徴がある ただし 前工程と後工程の切り分けが難しいため 現状ではメモリ メーカーなどの垂直統合型メーカー ( I D M ) が採用を検討しているようだ 例えば 東芝は NAND フラッシュ メモリへの適用を目指し バックサイドビア方式のTSVを用いた8チップ積層品を試作済みである ( 図 3) 図 3 ビアラスト ( バックサイドビア ) 方式を用いた8チップ積層品東芝は低コスト化に向くビアラスト ( バックサイドビア ) プロセスを利用したチップの3 次元積層技術を開発している ( 図 : 東芝の資料を基に本誌が作成 ) 一括エッチングを見直す動きも (2)TSV 加工装置の処理速度につ いては 低コスト化に向けて改善が 進んでいる これまで高アスペクト 比のビア ホールを高速に加工する 技術としては エッチングと成膜を繰り返すボッシュ プロセスが一般的だった ただ この方法ではビア側面に凹凸 ( スキャロップ ) が形成されやすく 埋め込んだ Cu の熱膨張によっ NIKKEI ELECTRONICS 2012.4.16 43

Cover Story ッチン 成 を ッ プロセス ( ) ッチン 加工 用の V P を形成したビア ホールの 面 一括で ッチン プロセス 図 4 ビア側面の凹凸でリーク電流が増加ビアの加工技術として一般的なボッシュ プロセスでは ビア側面に凹凸 ( スキャロップ ) が形成され Cu-Si 間のリーク電流が増えてしまう懸念がある ( 図 : 東京大学および WOW アライアンスの資料を基に本誌が作成 ) () ビア ホールの 面構造 ()TSV 向け ッチン 装置 ( )V P 成 装置 図 5 スキャロップなしのビア ホールを形成東京エレクトロンの TSV 向けエッチング装置と成膜装置を利用すると ビア側面の凹凸 ( スキャロップ ) をなくせるとともに ビア側面と底面の絶縁膜被覆率をほぼ 100% にできる ( 図 : 東京エレクトロンの資料を基に本誌が作成 ) て CuとSiの間を絶縁する酸化膜にクラックが入り Cu-Si 間のリーク電流が増加しやすい ( 図 4) このため 最近では成膜とエッチングを繰り返さない 一括エッチング を再評価する動きが広がっている 一括でエッチングする技術は処理速度の遅さが課題だったが ここへ来て速度を改善した装置が登場してきた 例えば 東京エレクトロンの TSV 向けエッチング装置はエッチング速度を従来の10µm/ 分から15µm/ 分に高めた TSV 用途で求められる直径 10µm 深さ 100µmのビア ホールを スキャロップなしで加工できる ( 東京エレクトロン 3DI 本部 3DI 部マーケティング部長代理の佐東英範氏 ) という ( 図 5) さらに 同社は Cu と Si の間を絶縁する技術として 200 の低温で成膜できる V D P( 蒸着重合ポリイミド ) 技術を開発した この技術は 低温でビアの側面に良質の絶縁膜を形成する必要があるビアラスト プロセスで特に重要になる また VDP 膜は従来の酸化膜に比べて柔らかいため Cu の熱膨張に対してクラックを生じにくくなる ( 佐東氏 ) という ウエハーの薄化と強度を両立 ( 3 ) ウエハーの厚さ ( T S V の深さ ) を低減することも 低コスト化につながる ウエハーを薄くすれば ウエハー薄化コストはさほど増えないのに対し 穴開けやCu 埋め込みといった 44 NIKKEI ELECTRONICS 2012.4.16

特集 半導体装置大手の AMAT 社に聞く T S V 製造技術を社内で一貫して検証できるのは我々だけ A MAT 社 ( 米 Applied Materials 社 ) がTSV 関連の研究開発に着手したのは 2008 年に遡る このころから 設計者を中心に TSVのような新技術を望む声が強まっていたからだ 2008 年後半には我々が TSVベースの試作品を作って顧客に見せている こうした取り組みが奏功し 現在 我々は TSV 関連の半導体製造装置で高い市場シェアを有している AMAT 社が競合他社と違うのは 装置の製品バリエーションが豊富なので 相対的に早い時期からインテグレーション的なアプローチを採れることにある 他社では エッチング CVD CMPをはじめとした一連の TSV 製造工程について 全て自前の製造装置で手掛けるのは難しい 最近は TSV ベースの LSI 向けにガラス インターポーザなどの新技術を利用するための研究開発も進んでいるが 我々は自社にない新技術については他社と協業しながら AMAT 社の中で一貫して検証できるようにしている 現在の TSV ベー ス LSI の製造は チ ップとチップを積み 上げる手法が一般的 だ 今後 コストを 劇的に下げようとす ると ウエハーとウ エハーを張り合わせ る手法が必要になる だろう 実現に向け ては設計面での課 題がある チップと 写真 ( 左 ):Sesh Ramaswami 氏 (Managing Director, Strategy,TSV & Advanced Packaging, Silicon Systems Group) ( 右 ):Niranjan Kumar 氏 (Product Marketing Manager, 3D IC TSV/WLP, Silicon Systems Group) チップの積層では良品同士を重ねればよい 一方 ウエハー同 士の積層では 不良のダイも含まれる 不良のダイをいかにリ ペアするか 設計面での工夫が必要になる TSV 加工時間は短縮できるからだ 例えば ウエハーの厚さを半分にできれば TSV 加工コストを半分近くまで減らせる ( ディスコ営業技術本部マーケティンググループリーダーの川合章仁氏 ) との指摘がある ただし ウエハーを薄くし過ぎると チップの機械的な強度が低下し マイクロバンプを介してチップ同士を接続することが困難になる このため 現状では 100µmや50µmといった厚さから量産を開始するメーカーが多い ( 川合氏 ) という 低コスト化に向けて さらにウエハーを薄くするためには マイクロバンプを使わないバンプレスの接続技術などが必要になる ( これについては後述する ) チップ接続コストを低減 3 次元 LSIの低コスト化では TSV 加工コストに加えて チップ接続コストの低減が欠かせない 例えば TSVを用いたWide I/O DRAMと SoC を積層する場合 40µm ピッチの マイクロバンプでチップ同士を接続 する必要がある この際 現状では フリップチップ ボンダーを用いてチ ップ単位で 1 枚 1 枚熱圧着するため 時間がかかり高コストになりやすい 図 6 フリップチップ CSP の接続技術を応用 Amkor Technology 社は フリップチップ CSP で量産実績が豊富な TCNCP と呼ぶフリップチップ接続技術を TSV を用いた 3 次元 /2.5 次元 LSI の組み立てに応用する考えである ( 図 :Amkor Technology 社の資料を基に本誌が作成 ) この対策として 数量の多いフリッ プチップ CSP(chip size package) の 量産を通じてフリップチップ ボンダ ーの設備償却を進めているのが OSAT 大手の米 Amkor Technology 社である ( 図 6) 先行投資によって狭 NIKKEI ELECTRONICS 2012.4.16 45

Cover Story 図 7 多数のチップを一括で接続東北大学は液滴の表面張力を利用して 多数のチップを一括で自己整合的に配列し 接続する技術を開発している 写真は 200mm ウエハー用の装置だが 現在 300mm ウエハー用の装置も開発中である ( 図 : 東北大学の資料を基に本誌が作成 ) ピッチの TSV にも対応できるフリッ プチップ ボンダーを大量に導入し CSP や CoC(chip on chip) を量産す ることで投資回収を行う フリップチップ接続はコストが高 いと言われるが 大量の LSI に適用 できれば その影響は薄まる ( アム コー テクノロジー ジャパンジャパ ンプロダクトマネージメント統括部 長の吉田章人氏 ) という 十分に成 熟した技術を 今度は TSV を用いた 3 次元 /2.5 次元 LSI に転用する 同 社は装置やプロセスの改良によって 接続時間そのものを短縮することに も取り組んでいる注 1) チップを自己整合的に配列 ただし チップ単位で接続する方 式では 低コスト化に限界がある ( 東 北大学教授未来科学技術共同研究 センターの小柳光正氏 ) との指摘も多 い そこで 接続時間を劇的に短縮 する手段として ウエハー単位で一 括接続する技術を開発しているのが 東北大学や東京大学である 東北大学は多数の良品チップ ( K G D ) を S i ウエハー上に自己整合的 に配列させ 一括で接続する技術を 開発している ( 図 7) 搭載チップの形 状に合わせた親水性の領域を Si ウエ ハーの表面に多数作り 親水性の領 域に液滴を搭載しておく すべての 液滴に対してチップを同時に落下さ せると 液滴の表面張力によって多 数のチップが一括で自己整合的に配 列する チップの配列に要する時間 は 1 秒以下と短い 接続時の位置合 わせバラつきは 1µm 以下であり 狭 ピッチの TSV に対応できる 現在 この技術を利用した 3 0 0mm ウエハー対応の 3 次元 LSI 用試作ラ インを 宮城県多賀城市の みやぎ復 興パーク 内に建設中であり 2013 年 3 月に完成する予定である 国内の民間企業 4 5 社と共同で3 次元 LSI の研究や試作を進める ( 東北大学の小柳氏 ) という 東北大学の技術ではチップとウエハーの間をバンプで接続するのに対して バンプを使わずにウエハー単位で接続する技術を開発しているのが 東京大学を中心とする WOW(wafer on wafer) アライアンスである 厚いウエハーの上に 厚さ10µm 前後の極薄ウエハーを接着し 上側の極薄ウエハーを貫通して下側のウエハーにつながるビアと再配線層を作り込む ウエハーを張り合わせる時に バンプによる凹凸がないので 上側のウエハーを極限まで薄くできるのが特徴だ 薄くした分 ビアの加工コストを削減できる また WOWではウエハー同士を Cu 成膜プロセスで接続するため LSI 多層配線のような高い接続信頼性が得られる ただし ウエハー同士を張り合わせるWOWは NANDフラッシュ メモリのように同一形状のチップを積層する場合にしか適用できない そこで WOW アライアンスでは 異なるチップ形状に対応できるバンプレスCOW(chip on wafer) 技術を開発した ( 図 8) 詳細を 2012 年 6 月の 2012 VLSI Symposia で発表する バンプレス COWは WOWにおける上側の極薄ウエハーを 複数のチップを埋め込んだ樹脂ウエハーに置 46 NIKKEI ELECTRONICS 2012.4.16

特集 図 8 バンプレス構造の COW 技術を開発東京大学などが開発した COW 技術は バンプを使わず ビアを含む再配線層で直接チップ同士を 3 次元接続する ビアはチップを貫通するオンチップ ビアと 樹脂部分を貫通するオフチップ ビアの 2 種類がある ( 図 : 東京大学 日本センティア WOW アライアンスの資料を基に本誌が作成 ) き換えたものといえる 極薄の樹脂ウエハーを張り合わせた後 ビアを形成する その際 チップを貫通するオンチップ ビアと 樹脂を貫通するオフチップ ビアを作り分ける オンチップ ビアは LSI の多層配線層を貫通するため チップ設計のレイアウトに制約が生じる これに対し オフチップ ビアでは TSV を持たない既存のLSIをそのまま使えるので チップ設計の自由度が向上する ( 東京大学工学系研究科総合研究機構ナノ工学研究センター特任教授の大場隆之氏 ) という インターポーザを安く作る Si インターポーザを利用する 2.5 次元 LSI などの用途では インターポーザ自体の低コスト化も大きな課題で 2) ある注 ここで注目されているのが Si インターポーザに比べてコストを 1 ケタ低減できる可能性を持つガラス インターポーザである Siの場合 ウエハー周辺部では四角形のインターポーザが取れず Si がムダになるのに対して ガラスは四角形のパネルを利用できるので 材料コストを低減しやすい さらに ガラスは絶縁体であるため Si インターポーザで必須となる Cu-Si 間の絶縁膜を不要にできる ガラスを使うことの利点は以前から知られていたが 従来はビアの穴開け加工が遅いという課題があった これに対し 放電加工を利用してガラスに高速で穴開けを行う技術を旭硝子が開発した ( 次ページの図 9) 現状ではビアのピッチが 100µmとやや大きいものの 厚さ 100 300µm 注 1) 多数のチップを仮接続した後 一括でリフローする技術もある 例えば 富士通セミコンダクターは CoC の量産でこうした技術を利用しており TSV にも応用したい ( 同社開発 製造本部 LSI 実装統括部第二商品開発部部長の今村和之氏 ) としている また 低コスト化に向けて接続の歩留まりを高める技術として 端子に冗長性を持たせる試みがある 超先端電子技術開発機構 (ASET) は論理 LSI と Si インターポーザ SRAM を 4K ビット幅で積層接続した試作品において 32 端子ご のガラス板に対し 1 秒間に約 1000 個の穴を形成できる ( 旭硝子 A G C 電子カンパニー技術開発本部技術企画グループ主席の高橋晋太郎氏 ) という 放電によってガラスを局所的に溶融させているため ビア側面の凹凸が少ない点も特徴だ 旭硝子によれば 液晶用途で培った大型ガラス基板の製造ノウハウを生かせるとする 同社は半導体露光装置のレンズ材料やウエハーを薄化する際の支持ガラスなどで実績が高く こうした材料技術を 3 次元 /2.5 次元 LSI 向けのインターポーザにも適用したい考えである 3 年以内の実用化を目指す ( 同社 ) という とに 1 個の冗長端子を用いることで 接続の不良率を大幅に下げた ( A S E T 三次元集積化技術研究部部長の池田博明氏 ) とする 注 2) 半導体理工学研究センター (STARC) は Si インターポーザの設計を工夫することで 層数を減らし 低コスト化する考えである ボード設計の技術を応用し 端子アサインの最適化や斜め配線の導入によって層数を減らす (STARC 研究開発第 2 部マルチチップ設計技術開発室長の徳永真也氏 ) という NIKKEI ELECTRONICS 2012.4.16 47

Cover Story ( ) 電加工装置 ( ) ガラスの 数 () ガラス 180 の加工例 図 10 チップ間の封止樹脂で冷却効果を改善 IBM 社はチップ間の封止樹脂 (ICF) の熱伝導率を高めることで 水冷に迫る冷却効果が得られることを確認している ( 図 :IBM 社の資料を基に本誌が作成 ) 図 9 高速のガラス穴開け技術を開発旭硝子は 低コストのガラス インターポーザへの応用を目指し 放電加工を利用した高速のガラス穴開け技術を開発した ( 図 : 旭硝子の資料を基に本誌が作成 ) ( ) ガラス 3 0 0 の加工例 放熱封止樹脂の改善などを推進 TSV 技術を普及させる上で コストとともに大きな課題になっているのが放熱である 例えば マイクロプロセサとメモリを積層した際に 熱がこもってメモリが誤動作してしまう可能性がある この対策として パッケージ材料の熱伝導率を高める取り組みや 新たな冷却方式を開発する動きが出てきている 例えば 米 IBM 社は積層したチップ間の封止樹脂 (inter chip fill: ICF) の熱伝導率を高めることで 水冷に迫る冷却効果が得られることを見いだした ( 図 10) T S V だけでは熱を逃がし切れないため ICF を活用することが重要 ( 日本アイ ビー エム東京基礎研究所サイエンス & テクノロジーエレクトロニック & オプティカル パッケージング部長シニア テクニカル スタッフ メンバーの折井靖光氏 ) という ただし ICFの熱伝導率を高めるためには大量のフィラーを樹脂に混ぜる必要があり 樹脂の粘度が高まるため 樹脂封止の方法を変更する必要がある IBM 社では ウエハー状態で樹脂を塗布し 半硬化させた後 チップに切り分けて樹脂封止とチップ間の接続を同時に行う OBAR (Over-Bump Applied Resin) 技術を応用することで 高熱伝導率の封止樹脂を利用できると見ている 48 NIKKEI ELECTRONICS 2012.4.16

特集 一方 東京大学をはじめとする WOWアライアンスでは マイクロチャネルを利用した水冷デバイスの開発を進めている ( 図 11) マイクロプロセサの中でも特に高温になりやすいPLLの直上または直下に水冷デバイスを配置して冷却する 実験ではPLLの温度を約 150 から約 120 に冷却できた これによって P L L のトンネル リーク電流を 1 桁低減できる ( 東京大学の大場氏 ) という 現在 プロセサ内の複数の PLL を冷却できるように 水冷デバイスの小型化を進めている テスト 新たなプローブ技術を開発 TSV ベースの LSI では テストにも新たな技術が求められる 通常の LSI はウエハー テストとパッケージング後の最終テストの 2 回で済ませることが多い これに対し TSV ベースの LSI ではチップ接続前に プリボンド テスト チップ接続後に ポストボンド テスト を追加する可能性がある ( 図 12) これは T S V の技術的な成熟度がまだ十分ではなく チップを接続する熱圧着工程で不具合が発生する可能性が高いからだ さらに 極薄チップに形成された 40µmピッチの TSV 端子にテスターの針 ( プローブ ) を接触させることも技術的に難しい このため テスター大手のアドバンテストは TSV に対応したテスト技術の整備を急いでいる 例えば 現状で 70µm ピッチまでの対 応にとどまっているプローブ技術を 40µm ピッチに対応させる他 極薄チ ップに対応したハンドラ技術も開発 中である 同社はこれらの内容を 図 11 マイクロチャネルを用いた水冷デバイスの例東京大学などは TSV ベースの LSI 向けにマイクロ流体を用いた冷却デバイスの開発を進めている この冷却デバイスをチップと積層し チップ上の高温領域 ( ホットスポット ) を冷却する ( 図 : 東京大学および WOW アライアンスの資料を基に本誌が作成 ) 図 12 TSV 対応のテスト技術アドバンテストは TSV を用いた 3 次元 /2.5 次元 LSI テスト向けに TSV 端子へのコンタクト技術や薄化チップのハンドリング技術の開発を進めている ( 図 : アドバンテストの資料を基に本誌が作成 ) 2012 年 6 月のプライベート ショーで 明らかにする予定であり 2013 年に は製品化したい ( 同社新企画商品 開発室 T3 統括プロジェクト リーダ ーの高野一男氏 ) としている NIKKEI ELECTRONICS 2012.4.16 49