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1 わかりやすい 低消費電力 高速デバイスの 普及を支えるパッケージ開発 2013 年 3 月 8 日中島宏文ルネサスエレクトロニクス STRJ WG7 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 1

2 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 2 半導体パッケージのロードマップ活動 STRJ WG7( 実装 ) は電子機器セットのニーズと半導体技術のシーズからロードマップを検討している 半導体技術ロードマップ Semiconductor Technology Roadmap committee (STRJ) 日本実装技術ロードマップ Japan Jisso Technology Roadmap committee (JJTR) FEP ERD PIDS ERM MET Litho MEMS TEST Seeds STRJ WG7 Failure Design Yield Interconnect Package Model Sim Application (Products) Needs JJTR WG3 Passive Components Assembly Equipments PWB

3 2012 年度 STRJ WG7 メンバー メンバーは昨年度の 9 社から本年度は 11 社に増強 JJTR WG3 STRJ WG7 中島宏文 ( ルネサスエレクトロニクス ) 主査 リーダー 今村和之 ( 富士通セミコンタ クター ) 副主査 サブリーダー 杉崎吉昭 ( 東芝 ) 委員 委員 佐々木直人 ( ソニー ) 委員 委員 (~8/24) 尾崎裕司 ( ソニー ) 委員 委員 (8/24~) 奥村弘守 ( ローム ) 委員 委員 本多広一 ( ルネサスエレクトロニクス ) 委員 委員 藤木達広 ( ナミックス ) 委員 特別委員 久田隆史 ( 日本 IBM) 委員 特別委員 竹内之治 ( 新光電気工業 ) 特別委員 特別委員 若林猛 ( テラミクロス ) 特別委員 ( 未届け ) 池田博明 (ASET) オブザーバ 特別委員 川端毅 ( パナソニック ) オブザーバ オブザーバ Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 3

4 4. 低消費電力 高速動作を支えるパッケージング 低消費電力化を目指した電源電圧 (VDD) 低下ロードマップを実現するパッケージの安定した電源供給能力が必要 2 消費電力 f clk V DD 低消費電力を実現するためには V DD 低減が最も効果的 Source: ITRS Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装

5 電源電圧低下によりノイズで誤動作しやすい 0V 電位 Vdd 電流小 電流大 IR ドロップ マスク ジッタ 電源 Vdd チップ IR ドロップ チップ中央 同時 ON ノイズ ドライバの同時オン n 電源 Vdd V DD ΔV=nL(di/dt) チップ1 チップ2 静止ドライバ エラー レシーバ ジッタ レシーバ エラー 静止ドライバ 電源変動 ΔV によって信号を受信したと誤判断 1 セルフノイズ Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 5 L V SS 電源変動 ΔV により誤って信号が送信 2 伝達ノイズ

6 低電圧電源でもチップ表面を均一な電位に 電位 Vdd Vth ワイヤボンディング 電流小 電流大 IRドロップマージン 電位 Vdd フリップチップ 電源 Vdd チップ チップ中央 電源 Vdd 電圧降下 32mV Drop 電圧降下 10mV Drop Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 6

7 三次元化でも全チップに均一な電位を TSV はフリップチップを三次元化したもの < チップ周辺からの端子接続 > 複数チップに電源供給するので電位差は拡大する Vdd 電位 Top chip Vth Bottom chip IR ドロップ マージン <TSV 接続 > エリアアレイなので電位差は比較的小規模 Bottom chip Top chip Through silicon via (TSV) Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 7

8 消費電力低減のためにチップ上のパラレルバスをチップ外に延長 周波数を高くするよりもバス幅を広くして消費電力を低減したい バス幅増加によりトランジスタが同時 ONする確率が増える 同時 ONによる電位降下を小さくしたい パッケージと実装基板の協調設計 電源配線のインダクタンスを小さくしたい V DD ΔV=nL(di/dt) チップ 1 Vth チップ 2 ドライバの同時オン n 静止ドライバ エラー レシーバ エラー レシーバ 静止ドライバ 電源変動 ΔV によって信号を受信したと誤判断 1 セルフノイズ L V SS 電源変動 ΔV により誤って信号が送信 2 伝達ノイズ Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 8

9 電源配線のインダクタンス低減 チップ上 : オンチップキャパシタパッケージ基板 : デカップリングキャパシタ実装基板 : 電圧レギュレータ QFP インダクタンス低減 QFN ループインピーダンス大低電圧差動伝送なら 6GHz まで可 FBGA PBGA 多ピン化 小型化 WL-CSP 多ピン化バス幅増大 (~64 bit) FCBGA 512 bit 程度までワイドバス 512 ~ 4000 bit に挑戦 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 9

10 バンド幅の増加とそれを満たすパッケージ ボンディング技術がバンド幅増加の制限事項 I/O Frequency 50GHz 10GHz 5GHz 1GHz Signal integrity Wide band 500MHz 200MHz 100MHz 50MHz 1bit QFP QFN 8bit FBGA 16bit Wire PBGA 32bit 64bit FCBGA 128bit 256bit 512bit TSV CoC 1024bit Power delivery, Signal skew Bus width 10Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 10

11 電位安定化と信号配線数増大への対応 ~ バンプピッチ縮小 ~ 高速品は 安定電位供給のために電源グランド端子数比率は 50% 程度 バス幅拡大と信号線の増大のために総端子数は増化 総端子数増化によって端子ピッチが縮小し Cu ピラーに移行 バンプ小径化によりエレクトロマイグレーションの懸念 Cu ピラーが有効 低価格民生品は 一括リフロー可能なはんだバンプが継続 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 11 バンプピッチ (μm) はんだバンプ Cu ピラー Cu ピラー

12 SiP チップ間の総バンド幅の増大 SiP のチップ間の総バンド幅は増大する一方 放熱の課題 Wide IO HMC コストさえ合えば TSV 製品は携帯電子機器に導入可能 高性能用途では隣接実装が先行放熱課題を解決すれば三次元実装有利 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 12

13 Si インターポーザの構造とロードマップ 放熱面積を確保できる隣接実装が普及 技術よりもコスト制約 有機サブストレートも技術革新で追随 インターポーザの定義 (ITRS): チップとパッケージ基板 ( サブストレート ) との間に挿入される中間挿入配線板 Front-side BEOL Micro bumps Substrate (Si) TSV Metal ILD (Inter Layer Dielectric) Active / Passive Component Back-side RDL Dielectric passivation Bumps or Copper pillars UBM (under Bump Metallurgy) 特性 単位 2012 年 2014 年 2016 年 2018 年 2020 年 2022 年 最小 TSVピッチ μm 最小 TSV 径 μm TSV 最大アスペクト比 最小 Siウェハ最終厚さ μm 最大再配線層数 ( トップ側 ) 層 最大再配線層数 ( ボトム側 ) 層 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 13

14 Si インターポーザに対抗する有機基板技術 基板メーカーへ技術開発要求をロードマップで提示 コアレス化によって浮遊インピーダンス低減 Siインターポーザに対抗 特性目的単位 コア層 Tg (TMA) ビルドアップ材 Tg (TMA) チップとパッケー ビルドアップ材線膨張率 α1 (X- ジのストレス低減 ppm/ Y) 反り低減コア層線膨張率 α1 (X-Y) ppm/ コア層ヤング率 GPa ストレス低減ビルドアップ材ヤング率 GPa 最小 FCランドピッチ μm 最薄サブストレート総厚 mm 最小導体幅 / 間隙 μm 10/10 8/8 8/8 5/5 5/5 3/3 高密度配線最小導体厚 μm 最小貫通ビア径 μm 最小マイクロビア径 μm Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 14

15 理想的な TSV に立ちはだかる困難な課題 TSVを設けると トランジスタが設置できるチップの有効面積が減ってしまう 高アスペクトによるTSV 加工スループット停滞 トランジスタを配置できないキープアウトゾーン d Cu-TSV r トランジスタ トランジスタへのストレス Cu-TSV 起因の水平方向ストレス トランジスタ水平位置 TSV 径 5um の場合 r=5um で on 電流変動値は 6% アンダーフィル起因の垂直方向ストレス r t g : アンダーフィル厚 Silicon トランジスタへのストレス チップ厚 チップ厚が 50um だと最大 3 倍 25um だと最大 10 倍のストレスが観測された t

16 放熱設計と材料 積層チップ間の樹脂の熱伝導率はSi 自体の1/100 ホットスポット対策はSi 厚を厚くすることが効果的 チップ厚方向の熱伝導を高めるために : チップ間接続をCu-Cu 拡散接合 放熱対応 チップ間ギャップを最小化 アンダーフィル材の熱伝導率向上 ヒートシンク ホットスポット対応 実装基板 /Si インターポーザ グリース : 5W/m K グリース厚 Si 厚樹脂厚 Si:149 W/m K 樹脂 :1 W/m K Sn: 68 W/m K Cu: 401 W/m K 材料特性単位 封入樹脂熱伝導率 W/m K 積層チップ間のアンダーフィル 熱伝導率 W/m K 熱伝導グリース熱伝導率 W/m K Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 16

17 まとめ : 低消費電力 高速化への困難な課題 分類困難な課題潜在的解決策解決策に必用な条件 SiP/TSV フリップチップ アンダーフィル パッケージ基板 積層チップの放熱性 断熱性構造 薄チップのホットスポット対策 Cu 板挿入 / マイクロチャネルマイクロバンプによる熱流路形成 チップ間接着剤の熱伝導率向上チップ厚の確保 低コスト 高アスペクト比 TSV の加工技術 キープアウトゾーンの縮小低熱膨張金属による TSV 埋め込み電気抵抗 熱抵抗 加工コスト 薄ウェハのハンドリング ( 前工程 ) キャリアへの仮貼り付け技術と接着剤サポートガラス接着剤の耐熱性 ファインピッチ化に伴う接続部信頼性ボイドレスのアンダーフィル技術の確立 チップとパッケージのストレス低減 エレクトロマイグレーション ( 特にマイクロバンプ ) FC 接続後のパッケージ反り低減 先樹脂でフラックスとセルフアライメント効果 微細プレソルダー技術 ( マイクロソルダーボールマウント技術 溶融はんだ射出技術など ) 先樹脂塗布 熱圧着接合低 CTE 基板 先塗りアンダーフィルなどバンプ新材料 : 低粘流動はんだ フレキシブル Cu-Cu 拡散接合 Cu ピラー UBM サブストレートの高弾性化フラックスレス接合 No-flow Underfill 樹脂開発 ウェハレベルアンダーフィルハイブリッドボンディング 微小接合の物性と故障メカニズム ( 拡散 クリープ EMなど ) の把握 要素技術を組み合わせた低コスト量産プロセス技術の確立 低温接合 先樹脂のフィラー噛みこみ NCP,NCF の硬化性のコントロール先樹脂のはんだ接続時の低粘度化 熱伝導率向上高熱伝導アンダーフィル材はんだ組成の変更 コアレス基板の耐 TC 試験耐性の改善 コアレス基板のハンドリング 反り低減 マザーボードとの CTE ミスマッチ 配線層数の最適化パッケージ全体構造やレイアウトの最適化低ヤング率でかつ低線膨張係数特性を有する次世代材料の開発 フレキシブル接続構造実装基板の低熱膨張率化 材料面では 低ヤング率でかつ低線膨張係数特性を有する次世代材料の開発が望まれる Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 17

18 用語集 2D: Two dimensional die layout 3D: Three dimensional die layout PBGA : Plastic Ball Grid Array Package COC : Chip on Chip DAF: Die attach film FC : Flip Chip ITRS : International Technology Roadmap for Semiconductors KGD : Known Good Die PoP: Package on package QFP: Quad flat package QFN: Quad flat non-leaded SiP : System in a Package T/C: temperature cycle test TSV : Through Silicon Via Vth: Threashhold voltage WL-CSP: Wafer level-chip size package インターポーザ : チップとパッケージ基板の間に挿入される中間配線板 サブストレート : パッケージをプリント基板に実装するための配線基板 Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装 18