29 年 2 月 4 日日本大学大学院生産工学研究科数理情報工学専攻修士論文発表会 BAST アーキテクチャにおけるランダムパターンレジスタント故障ドントケア抽出を用いた擬似ランダムパターンのビット反転数削減法に関する研究 日本大学院生産工学研究科数理情報工学専攻万玲玲
背景 概要 BAST アーキテクチャ 目的と提案手法 ハンガリアンアルゴリズム ランダムパターンレジスタント故障検出用ドントケア抽出法 実験結果 まとめ 2
背景 LSI の回路規模が増大 検出しなくてはならない故障数も増大 ゲート数 内部信号線数の増大 テストパターンの自動化を用いてテストパターン生成 故障検出効率が約 % テストパターン数が増大 テストデータ圧縮技術の要求が一気に高まる 3
テストデータ圧縮技術 EDT(Embedded Deterministic) D-BIST(-Tolerant Deterministic BIST) BAST(BIST Aided-Scan) Test) Refs.[2,3,4] [2] J. Rajski etal, A. Hertwig, N. Tamarapalli, G. Mrugalski, G. Eide, and J. Qian, Embedded Deterministic Test for Low Test Manufacturing Test, in Proc. ITC, pp. 3-3, 22. [3] P. Wohl, etal, "-tolerant compression and application of Scan-ATPG Patterns in a BIST Architecture, in Proc. ITC, pp. 727-736, 23. [4] T. Hiraide, etal, "BIST-aided Scan Test-A New Method for Test Cost Reduction, in Proc. VTS, pp. 359-364, 23. 4
BAST アーキテクチャ 決定的パターン P R P G set 反転ブロッScan chain address - マス クブ ロクッ クReset M I S R ATE Interface channel BAST code : 2: 3: 4: 5: 6 : デコーダブロック ATE の中に各擬似ランダムパターンのビット反転とビットマスキング位置を記憶するコード 5
BAST パターン care bits don t-care bits 決定的パターン 擬似ランダムパターン BAST パターン BAST コード = ビット反転情報 + スキャンシフト情報 ( 反転数 BAST コード量 ) 6
BAST パターン BAST 決定的パターン 擬似ランダムパターン 提案手法 決定的パターン 擬似ランダムパターン pattern pattern pattern pattern pattern pattern pattern pattern pattern 2 pattern 2 pattern 2 pattern 2 pattern m- pattern m- pattern m- pattern m- ビット反転数を削減するため, 擬似ランダムパターンと決定的パターンのヒューリスティックマッピングアルゴリズムはすでに文献 [7] で提案されている
提案手法 ランダムパターンレジスタント故障検出用のドントケア抽出法 ( ドントケア数を増やす ) + マッピング法 ( 厳密化を求めるハンガリアンアルゴリズム ) 反転数を削減する テストデータ量とテスト実行時間を削減する 高い故障検出率を維持する
各決定的パターン中のドントケア率 ハンガリアンマッピングアルゴリズムの結果 bit-flips 3 rate 2 25 2 8 5 6 bit-flips 系列 2 系列 rate 4 5 2 2 24 36 48 6 72 ドントケア占有率が低い 回路全体のビット反転数を支配する 9
各決定的パターン中のドントケア率 ハンガリアンマッピングアルゴリズムの結果 bit-flips rate 3 2 25 2 8 5 6 bit-flips 系列 2 系列 rate 4 5 2 2 24 36 48 6 72 各決定的パターンにおける検出対象故障数を均一化する不必要の信号線の値をドントケアにする ビット反転数を減らすことができる?
提案手法決定的パターン集合故障シミュレーション T: T2: T3: T4: 例検出できる故障リスト F: F2: F3: F4: f f2 f3 f4 f2 f6 f4 f5 f7 f8 f7 f7
提案手法 決定的パターンにより検出できる故障 f f6 f8 f3 f5 検出故障リスト F:f f2 f7 F2:f2 f6 f8 F3:f3 f4 f7 F4:f4 f5 f7 ランダムパターンにより検出できる故障? f2 f7 f4 N= N: 検出回数 N>=2 2
ランダムパターンレジスタント故障 決定的パターンにより検出できる故障 f f6 ff8 f6 f3f8 f5 f3 f2 f5 f4 検出故障リスト F:f f2 f7 F2:f2 f6 f8 F3:f3 f4 f7 F4:f4 f5 f7 N=2 ランダムパターンにより検出できる故障? f2 f7 f4 N: 検出回数 N>=2 定義ランダムパターンレジスタント故障 : テストパターン集合 Tにおいて, 検出回数がN 回以下の故障 3
提案手法 決定的パターンにより検出できる故障 f f6 ff8 f6 f3f8 f5 f3 f2 f5 f4 検出故障リスト F:f f2 f7 F2:f2 f6 f8 F3:f3 f4 f7 F4:f4 f5 f7 N=2 ランダムパターンにより検出できる故障? f2 f7 f4 N<=2 N: Number of detections Nが小さい時検出故障数が少ないため, ドントケアビット数が増える 4
ドントケア抽出 ドントケア抽出 全故障を検出できる決定的パターン集合 T: T2: T3: T4: 全故障を検出できる決定的パターン集合ドントケア抽出後 T: T2: T3: T4: 検出故障リスト f f2 f6 f7 f8 f3 f4 f5 検出故障リスト f f2 f6 f7 f8 f3 f4 f5 全故障を検出対象にするドントケア抽出故障検出率は保証できるが, ドントケアの分布が偏っている
ランダムパターンレジスタント故障検出ドントケア抽出 全故障を検出できる決定的パターン集合 検出故障リスト T: T2: T3: T4: ランダムパターンレジスタント故障を検出できる決定的パターン集合 T: T2: T3: T4: F: f f2 f7 F2: f2 f6 f8 F3: f3 f4 f7 F4: f4 f5 f7 ランダムパターンレジスタント故障リスト (N<=2) f f2 f6 f8f5 N<=2のランダムパターンレジスタント故障を検出対象にするドントケア抽出検出故障数の均一化により, ドントケアの分布が均一化
ランダムパターンレジスタント故障検出ドントケア抽出法 ランダムパターンレジスタント故障を検出できる決定的パターン集合 T: T2: T3: T4: 定義ランダムパターンレジスタント故障検出用のドントケア抽出法 : ランダムパターンレジスタント故障のみの検出を保証する テストパターン中のドントケア数を増やす ビット反転数の削減 ランダムパターン レジスタント故障リスト (N<=2) f f2 f6 f8 f3 f4 f5
最適パラメータ N 決定的パターンにより検出できる故障 f f6 f8 f3 f5 検出故障リスト F:f f2 f7 F2:f2 f6 f8 F3:f3 f4 f7 F4:f4 f5 f7 ランダムパターンにより検出できる故障? f2 f7 f4 最適のパラメータ N を探し出す ビット反転数を最小化する テスト実行時間を最小化する N: 検出回数 N
STEP. 決定的パターン集合 TD にランダムパターンレジスタント故障ドントケア抽出を行い, 決定的パターン集合 TD を生成する 決定的パターン集合 TD TD T: T2: T3: T4: ランダムパターンレジスタント故障検出用ドントケア抽出 T: T2: T3: T4: 9
2 STEP. TB を生成する TR: TR2: TR3: TR4: 擬似ランダムパターン集合 TR T: T2: T3: T4: TD Mapping #Bit-flips Fault Simulation f f2 f6 f8 f3 f5 検出できる故障 BAST パターン集合 TB TR: TR2: TR3: TR4:
STEP.2 未検出故障集合 UF を生成する 全故障リスト 検出できる故障 未検出故障集合 UF f f3 f4 f2 f6 f5 f8 f7 - f f2 f6 f8 f3 f5 f4 f7 2
STEP 3. 未検出故障集合 UF に対し, 決定的パターン集合 TU を生成する 未検出故障集合 UF TU f4 f7 テスト生成 TU: TU2: 22
BAST パターン TB STEP 4. TBを生成する (TUとTB を再マッピングする ) TU TR: TR2: TR3: TR4: マッピング #Bit-flips TU: TU2: BAST パターン集合 TB TR: TR2: TR3: TR4: 23
実験結果 ITC 99 と ISCAS89 s ベンチマーク回路を用いる テストパターン生成ツール : TetraMA CPU:Pentium 4(3GHZ) Memory:2GB 開発言語 :C 言語 24
各回路の 率 Circuit #Flip Flop #ATPG patterns all_fault_tp rate(%) b4 275 793 75.82 b5 485 489 88.26 b2 522 856 77.84 b2 522 894 76.93 s327 7 276 93.84 s585 6 3 84.69 s3847 664 33 83.52 s38584 464 5 84.8
ビット反転数最小であるパラメータ N ビット反転数 s3847 9 8 7 6 5 4 3 2 2 3 45 52 s3847 故障検出回数 N N=,2,3,5,2 から最適パラメータ N=
実験結果 (): 最小ビット反転数である時の最適なパラメータ N= 提案手法とアルゴリズム [7] を比べるビット反転数 5 4 3 2 Algorithm[7] Propose Method 2 3 4 5 6 7 8 回路 b4 b5 b2 b2 s327 s585 s3847 s35854 ビット反転数削減率 : 7%~75%
実験結果 (): 最小ビット反転数である時の最適なパラメータ N= の時の CPU タイム Cir CPU_Time b4 24.28 b5 285.42 b2 5.78 b2 95.875 s32 7 s585 s384 7 s3593 2 s3858 4 23.328 4.343 262.4.968 2 8 6 4 2 24.73 CPU_Time b4 b2 s327 s3847 s38584 CPU_Time CPU タイム :.968secs~95.875secs
テスト実行時間最小であるパラメータ N テスト実行時間 s3847 25 2 5 s3847 5 2 3 45 2 5 故障検出回数 N N=,2,3,5,2 から最適パラメータ N=
実験結果 (2): 最小テストアプリケーションタイムである時の最適なパラメータ N= 提案手法とアルゴリズム [7] を比べる テスト実行時間 8 7 6 5 4 3 2 2 3 4 5 6 7 8 b4 b5 b2 b2 s327 s585 s3847 s35854 テスト実行時間削減率 : 4%~43% 回路 Algorithm[7] Propose Method
まとめ (2) テスト実行時間を削減するための BAST アーキテクチャにおけるランダムパターンレジスタント故障検出ドントケア抽出を用いた擬似ランダムパターンのビット反転数削減の一手法を提案 テスト実行時間削減率 4%~43% ビット反転数の削減率 7%~75% 3