?????????UART

参考資料

µ NC D4 D3 D2 D1 D0 RI DCD DSR CTS NC D5 D6 D7 RCLK NC SIN SOUT CS0 CS1 CS2 BAUDOUT 1 2 3 4 5 6 7 8 9 10 11 12 48 47 46 45 44 43 42 41 40 39 38 37 13 14 15 16 17 18 19 20 21 22 23 24 36 35 34 33 32 31 30 29 28 27 26 25 NC MR OUT1 DTR RTS OUT2 INTRPT RXRDY A0 A1 A2 NC NC XIN XOUT WR1 WR2 V SS RD1 RD2 NC DDIS TXRDY ADS VCC NC 2

RHB PACKAGE (TOP VIEW) DSR DCD RI V CC D0 D1 D2 D3 24 23 22 21 20 19 18 17 25 26 27 28 29 30 31 32 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 NC NC RD1 V SS WR1 XOUT XIN NC D4 NC D5 D6 D7 SIN SOUT CS2 CTS MR DTR RTS INTRPT A0 A1 A2 3

4

5

6 Receiver Buffer Register Divisor Latch (LS) Divisor Latch (MS) Baud Generator Receiver FIFO Line Status Register Transmitter Holding Register Modem Control Register Modem Status Register Line Control Register Transmitter FIFO Interrupt Enable Register Interrupt Identification Register FIFO Control Register Select and Control Logic Interrupt Control Logic S e l e c t Data Bus Buffer BAUDOUT SIN RCLK SOUT CTS DTR DSR DCD RI OUT1 OUT2 INTRPT 38 33 39 40 41 34 31 30 8 5 7 12 9 A0 28 D(7-0) 4-2 47-43 Internal Data Bus 27 26 10 11 24 35 19 20 16 17 22 23 14 15 29 A1 A2 CS0 CS1 CS2 ADS MR RD1 RD2 WR1 WR2 DDIS TXRDY XIN XOUT RXRDY S e l e c t Receiver Shift Register Receiver Timing and Control Transmitter Timing and Control Transmitter Shift Register Modem Control Logic 8 42 18 V CC V SS Power Supply RTS 32 Autoflow Control (AFE) 8 8 8 8 8 8 8

7 Receiver Buffer Register Divisor Latch (LS) Divisor Latch (MS) Baud Generator Receiver FIFO Line Status Register Transmitter Holding Register Modem Control Register Modem Status Register Line Control Register Transmitter FIFO Interrupt Enable Register Interrupt Identification Register FIFO Control Register Select and Control Logic Interrupt Control Logic S e l e c t Data Bus Buffer SIN SOUT CTS DTR DSR DCD RI INTRPT 24 22 25 26 27 20 7 6 A0 19 D(7-0) 5-3, 1 32-29 Internal Data Bus 18 17 8 23 14 12 10 11 A1 A2 CS2 MR RD1 WR1 XIN XOUT S e l e c t Receiver Shift Register Receiver Timing and Control Transmitter Timing and Control Transmitter Shift Register Modem Control Logic 8 28 13 V CC V SS Power Supply RTS 21 Autoflow Control (AFE) 8 8 8 8 8 8 8

8

9

I/O 10

11

± ± ± 12

µ ± µ µ ± µ 13

µ ± µ 14

µ パラメータ 略号 図番 テスト条件 最小 最大 単位 15

16

17

N t w1 t w2 XIN t d1 t d2 BAUDOUT (1/1) t d1 t d2 BAUDOUT (1/2) t w3 t w4 BAUDOUT (1/3) BAUDOUT (1/N) (N > 3) 2 XIN Cycles (N -2) XIN Cycles 18

t w5 ADS t su1 t h1 A0 A2 Valid Valid t su2 t h2 CS0, CS1, CS2 Valid Valid t h3 t w6 t d4 t h4 t d5 t d6 WR1, WR2 Active t su3 t h5 D7 D0 Valid Data 19

t w5 ADS t su1 t h1 A0 A2 Valid Valid t su2 t h2 CS0, CS1, CS2 Valid Valid t h6 t d8 t d7 t w7 t h7 t d9 RD1, RD2 Active t dis(r) t dis(r) DDIS t d10 t d11 D7 D0 Valid Data 20

RCLK 8 CLKs t d12 Sample Clock TL16C450 Mode: SIN Start Data Bits 5-8 Parity Stop Sample Clock INTRPT (data ready) t d13 t d14 INTRPT (RCV error) RD1, RD2 (read RBR) Active RD1, RD2 (read LSR) Active t d14 21

SIN Data Bits 5-8 Stop Sample Clock Trigger Level INTRPT (FCR6, 7= 0, 0) (FIFO at or above trigger level) (FIFO below trigger level) INTRPT Line Status Interrupt (LSI) t d13 (see Note A) t d14 t d14 RD1 (RD LSR) Active RD1 (RD RBR) Active 22

SIN Stop Sample Clock Time-Out or Trigger Level Interrupt t d13 (see Note A) t d14 (FIFO at or above trigger level) (FIFO below trigger level) Line Status Interrupt (LSI) Top Byte of FIFO t d13 t d14 RD1, RD2 (RD LSR) RD1, RD2 (RD RBR) Active Previous Byte Read From FIFO Active RD1 (RD RBR) Active SIN (first byte) Stop See Note A Sample Clock t d13 (see Note B) t d14 RXRDY 23

RD1 (RD RBR) SIN (first byte that reaches the trigger level) Active See Note A Sample Clock t d13 (see Note B) t d14 RXRDY 24

WR1 (WR THR) Byte 1 SOUT Data Parity Stop Start t d20 t d21 TXRDY WR1 (WR THR) Byte 16 SOUT Data Parity Stop Start t d20 t d21 TXRDY FIFO Full 25

WR2 (WR MCR) t d22 t d22 RTS, DTR, OUT1, OUT2 CTS, DSR, DCD t d23 INTRPT (modem) t d24 RD2 (RD MSR) t d23 RI t su4 CTS t d25 SOUT Midpoint of Stop Bit Midpoint of Stop Bit SIN t d26 t d27 RTS RD1 (RD RBR) 26

Midpoint of Data Bit 0 SIN 15th Character 16th Character t d28 t d29 RTS RD1 (RD RBR) C P U B u s D7 -D0 MEMR or I/OR MEMW or I/ON INTR RESET A0 A1 A2 D7 -D0 RD1 WR1 INTRPT MR A0 A1 A2 TL16C550D (UART) SOUT SIN RTS DTR DSR DCD CTS RI EIA-232-D Drivers and Receivers ADS XIN CS L WR2 RD2 CS2 XOUT 3.072 MHz CS1 BAUDOUT H CS0 RCLK 27

C P U B u s D7 -D0 MEMR or I/OR MEMW or I/ON INTR RESET A0 A1 A2 D7 -D0 RD1 WR1 INTRPT MR A0 A1 A2 TL16C550D (UART) SOUT SIN RTS DTR DSR DCD CTS RI EIA-232-D Drivers and Receivers XIN 3.072 MHz CS CS2 XOUT WR Receiver Disable WR1 TL16C550D (UART) Microcomputer System Data Bus Data Bus D7 -D0 8-Bit Bus Transceiver Driver Disable DDIS 28

TL16C550D XIN 14 Alternate Crystal Control A16 -A23 CPU Address Decoder A16-A23 9 10 11 CS0 CS1 CS2 XOUT BAUDOUT RCLK 15 12 5 ADS RSI/ABT 24 35 ADS MR DTR RTS OUT1 OUT2 33 32 34 31 20 1 AD0-AD7 A0-A2 PHI1 AD0-AD15 PHI2 Buffer D0-D7 RI DCD DSR CTS 41 40 39 38 8 6 5 PHI1 PHI2 ADS TCU RSTO RD WR AD0-AD15 19 16 20 17 RD1 WR1 RD2 WR2 SOUT SIN INTRPT TXRDY DDIS RXRDY 8 7 30 23 22 29 2 3 7 1 GND 18 42 (V SS ) V CC EIA-232-D Connector 29

TL16C550D XIN 10 Alternate Crystal Control A16 -A23 A16 -A23 XOUT 11 Address Decoder 8 CS2 CPU ADS DTR RTS 22 21 20 1 RSI/ABT 23 MR AD0 -AD7 A0-A2 PHI1 AD0-AD15 PHI2 Buffer D0-D7 RI DCD DSR CTS 27 26 25 24 8 6 5 PHI1 PHI2 ADS TCU RSTO RD WR AD0 -AD15 14 12 RD1 WR1 SOUT SIN INTRPT 7 6 20 2 3 GND 9, 13 2, 28 (V SS ) V CC 7 1 EIA-232-D Connector 30

31

レジスタ アドレス 0 DLAB = 0 0 DLAB = 0 1 DLAB = 0 2 2 3 4 5 6 7 0 DLAB = 1 1 DLAB = 1 ビット番号 レシーバ バッファ レジスタ ( 読み取りのみ ) トランスミッタ ホールディング レジスタ ( 書き込みのみ ) 割り込みイネーブルレジスタ 割り込み識別レジスタ ( 読み取りのみ ) FIFO 制御レジスタ ( 書き込みのみ ) ライン制御レジスタ モデム制御レジスタ ライン ステータス レジスタ モデム ステータス レジスタ スクラッチ レジスタ ディバイザ ラッチ (LSB) ディバイザ ラッチ (MSB) RBR THR IER IIR FCR LCR MCR LSR MSR SCR DLL DLM 0 データビット 0 データビット 0 受信データ在り割り込みイネーブル (ERBI) 0 の場合ペンディング割り込み在り FIFO イネーブル ワード長選択ビット 0 (WLS0) データ ターミナル レディ (DTR) データ レディ (DR) デルタ送信クリア (ΔCTS) ビット 0 ビット 0 ビット 8 1 データビット 1 データビット 1 トランスミッタ ホールディング レジスタ エンプティ割り込みイネーブル (ETBEI) 割り込み ID ビット 1 レシーバ FIFO リセット ワード長選択ビット 1 (WLS1) 送信リクエスト (RTS) オーバーラン エラー (OE) デルタ データ設定レディ (ΔDSR) ビット 1 ビット 1 ビット 9 2 データビット 2 データビット 2 レシーバライン ステータス割り込みイネーブル (ELSI) 割り込み ID ビット 2 トランスミッタ FIFO リセット ストップ ビット数 (STB) OUT1 パリティ エラー (PE) トレーリング エッジリング インジケータ (TERI) ビット 2 ビット 2 ビット 10 3 データビット 3 データビット 3 モデム ステータス割り込みイネーブル (EDSSI) 割り込み ID ビット 3 ( 注意 4 参照 ) DMA モード選択 パリティ イネーブル許可 (PEN) OUT2 デルタ フレーミング データ エラーキャリア検出 (FE) (ΔDCD) ビット 3 ビット 3 ビット 11 4 データビット 4 データビット 4 0 0 予約 偶数パリティ選択 (EPS) ループ ブレーク割り込み (BI) 送信クリア (CTS) ビット 4 ビット 4 ビット 12 5 データビット 5 データビット 5 0 0 予約 スティック パリティ 自動フロー制御イネーブル (AFE) トランスミッタ ホールディング レジスタ (THRE) データ設定レディー (DSR) ビット 5 ビット 5 ビット 13 6 データビット 6 データビット 6 0 FIFO 使用イネーブル ( 注 4 参照 ) レシーバ トリガー (LSB) ブレーク制御 0 送信エンプティ (TEMT) リング インジケータ (RI) ビット 6 ビット 6 ビット 14 7 データビット 7 データビット 7 0 FIFO 使用イネーブル ( 注 4 参照 ) レシーバ トリガー (MSB) ディバイザ ラッチ アクセスビット (DLAB) 0 RCVR FIFO エラー ( 注意 4 参照 ) データ キャリア検出 (DCD) ビット 7 ビット 7 ビット 15 32

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35

割り込み識別レジスタ ビット3 ビット2 ビット1 ビット0 0 0 0 1 0 1 1 0 1 0 1 0 0 2 優先順位割り込みタイプ割り込みソース割り込みリセット方法 無し無し無し無し レシーバライン ステータス 受信データ在り オーバーラン エラー パリティ エラー フレーミング エラー またはブレーク割り込み TL16C450 モードでレシーバデータ在りまたは FIFO モードでトリガーレベル到達 ライン ステータス レジスタの読み取り レシーバ バッファ レジスタの読み取り 1 1 0 0 2 0 0 1 0 3 キャラクタ タイムアウト トランスミッタ ホールディング レジスタ エンプティ 最後の 4 キャラクタ期間中 レシーバ FIFO からキャラクタが取り除かれることなく 入力されたキャラクタもありません この期間中 最低 1 つのキャラクタが FIFO の中にあります トランスミッタ ホールディング レジスタ エンプティ レシーバ バッファ レジスタを読み取り 割り込み識別レジスタを読み取り ( 割り込みソースの場合 ) またはトランスミッタ ホールディング レジスタに書き込み 0 0 0 0 4 モデム ステータス 送信クリア データ設定レディ リング インジケータ またはデータキャリア検出 モデム ステータス レジスタの読み取り ビット 1 ビット 0 ワード長 36

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Driver V CC V CC External Clock XIN C1 XIN Crystal Optional Clock Output Optional Driver XOUT Oscillator Clock to Baud Generator Logic R P C2 RX2 XOUT Oscillator Clock to Baud Generator Logic 42

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注文可能デバイス ステータス (1) パッケージ パッケージ ピンパッケージ Ecoプラン (2) リード / ボール (3) MSL ピーク温度 タイプ 図面 Qty 仕上げ TL16C550DIPFB ACTIVE TQFP PFB 48 250 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR no Sb/Br) TL16C550DIPFBR ACTIVE TQFP PFB 48 1000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR no Sb/Br) TL16C550DIPT ACTIVE LQFP PT 48 250 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DIPTG4 ACTIVE LQFP PT 48 250 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DIPTR ACTIVE LQFP PT 48 1000 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DIPTRG4 ACTIVE LQFP PT 48 1000 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DIRHB ACTIVE QFN RHB 32 73 Pb-Free (RoHS) CU NIPDAU Level-2-260C-1 YEAR TL16C550DPFB ACTIVE TQFP PFB 48 250 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR no Sb/Br) TL16C550DPFBR ACTIVE TQFP PFB 48 1000 Green (RoHS & CU NIPDAU Level-2-260C-1 YEAR no Sb/Br) TL16C550DPT ACTIVE LQFP PT 48 250 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DPTG4 ACTIVE LQFP PT 48 250 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DPTR ACTIVE LQFP PT 48 1000 Green (RoHS & CU NIPDAU Level-3-260C-168 HR no Sb/Br) TL16C550DPTRG4 ACTIVE LQFP PT 48 1000 TBD Call TI Call TI TL16C550DRHB ACTIVE QFN RHB 32 73 Pb-Free (RoHS) CU NIPDAU Level-2-260C-1 YEAR ACTIVE: LIFEBUY: NRND: PREVIEW: OBSOLETE: TBD: Pb-Free (RoHS): Green (RoHS & no Sb/Br): 重要情報と免責条項 : 45

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PT (S-PQFP-G48) PLASTIC QUAD FLATPACK 0,27 0,50 0,08 M 0,17 36 25 37 24 48 13 1 12 0,13 NOM 1,45 1,35 5,50 TYP 7,20 6,80 9,20 8,80 SQ SQ 0,05 MIN 0,25 Gage Plane 0-7 Seating Plane 0,75 0,45 1,60 MAX 0,10 4040052/C 11/96 48

PFB (S-PQFP-G48) PLASTIC QUAD FLATPACK 0,27 0,50 0,08 M 0,17 36 25 37 24 48 13 1 12 0,13 NOM 1,05 0,95 5,50 TYP 7,20 6,80 9,20 8,80 SQ SQ 0,05 MIN 0,25 Gage Plane 0-7 Seating Plane 0,75 0,45 1,20 MAX 0,08 4073176/B 10/96 (SLLS597C_2005, 07) 49

IMPORTANT NOTICE 2001.11