3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード可変精度 DSP ブロックのリソース 1 つの可変精度 DSP

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きのこひろき
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1 A10-DSP 署名この章では高性能デジタル信号処理 (DSP) アプリケーションでより高いビット精度をサポートするにあたって Arria 10 デバイスの可変精度 DSP ブロックがどのように最適化されるかについて説明します All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001: Innovation Drive, San Jose, CA 95134

2 3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード可変精度 DSP ブロックのリソース 1 つの可変精度 DSP ブロック 1 つの可変精度 DSP ブロック動作モード固定小数点独立 x 19 乗算固定小数点独立 27 x 27 乗算固定小数点の 2 つの x 19 乗算加算器モード 36 ビット入力に加算する固定小数点 x 乗算加算器固定小数点 x 19 シストリックモード浮動小数点乗算モード浮動小数点加算器または減算モード浮動小数点乗算加算器または減算モード浮動小数点乗算器累積モード浮動小数点ベクタ 1 モード浮動小数点ベクタ 2 モードサポートされるインスタンス数プリアダーのサポート係数のサポート入力カスケードのサポート 2 ありありあり (2) (3) チェインアウトのサポートなし 1 ありありあり (4) あり 1 ありありありあり 1 なしなしなしあり 1 ありありありあり 1 なしなしなしなし 1 なしなしなしなし 1 なしなしなしあり 1 なしなしなしなし 1 なしなしなしあり 1 なしなしなしあり (2) 下部の乗算器の遅延レジスタのみ使用可能です (3) プリアダーへの 2 つの入力それぞれがビットの最大幅を有します入力カスケードがプリアダー入力の 1 つを供給するために使用される場合入力カスケードの最大幅はビットです (4) プリアダー機能をイネーブルする場合入力カスケードのサポートは使用できません

3 A10-DSP Arria 10 デバイスでサポートされる動作モード 3-3 可変精度 DSP ブロックのリソース 2 つの可変精度 DSP ブロック動作モードサポートされるインスタンス数プリアダーのサポート係数のサポート入力カスケードのサポートチェインアウトのサポート複素数 x19 乗算 1 なしなしありなし表 3-2: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード可変精度 DSP ブロックのリソース 1 つの可変精度 DSP ブロック 2 つの可変精度 DSP ブロック動作モード固定小数点独立 x 19 乗算固定小数点独立 27 x 27 乗算固定小数点の 2 つの x 19 乗算加算器モード 36 ビット入力に加算する固定小数点 x 乗算加算器固定小数点 x 19 シストリックモード浮動小数点乗算モード浮動小数点加算器または減算モード浮動小数点乗算加算器または減算モード浮動小数点乗算器累積モード浮動小数点ベクタ 1 モード浮動小数点ベクタ 2 モード複素数 x 19 乗算ダイナミック ACCUMULATE ダイナミック LOADCONST ダイナミック SUB ダイナミック NEGATE なしなしなしなしありありなしありありありありありありありありありありありなしなしなしなしなしなしなしなしなしなしなしなしなしなしありなしなしなしなしなしなしなしなしなしなしなしなしなしなしなし

4 3-4 機能機能 Arria 10 の可変精度 DSP ブロックは固定小数点演算と浮動小数点演算をサポートしています固定小数点演算のための機能 : 高性能消費電力の最適化および完全にレジスタされた乗算演算ビットおよび 27 ビットのワード長 DSP ブロックにつき 2 つの x 19 乗算器または 1 つの 27 x 27 乗算器乗算結果を組み合わせるビルトイン加算減算および 64 ビットのダブル累算レジスタプリアダーがディセーブルされる際の 19 ビットまたは 27 ビットのカスケード接続とプリアダーがフィルタリングアプリケーションのタップディレイラインを形成するために使用される際のビットのカスケード接続外部ロジックのサポートなしであるブロックから次のブロックへ出力結果を伝えるための 64 ビット出力バスのカスケード接続対称フィルタの 19 ビットモードと 27 ビットモードでサポートされるハードプリアダーフィルタ実装のビットおよび 27 ビットの両モードにおける内部係数レジスタバンク分散された出力加算器を有するビットおよび 27 ビットのシストリック有限インパルス応答 (FIR) フィルタバイアスされた丸め処理のサポート浮動小数点演算ための機能 : 乗算加算減算積和および積差累算機能とダイナミックアキュムレータのリセットコントロールを有する乗算カスケード加算機能を有する乗算カスケード減算機能を有する乗算複素数乗算ダイレクトベクタドット積シストリック FIR フィルタ A10-DSP 関連情報 Arria 10 Device Handbook: Known Issues Arria 10 Device Handbook の章にて予定される更新をリストします Arria 10 デバイスの概要各デバイスにおける乗算器の数に関する詳細を提供します

5 A10-DSP リソース 3-5 リソース表 3-3: Arria 10 デバイスの乗算器数次の表は各 Arria 10 デバイスの可変精度 DSP リソースをビット単位によりリストしていますバリアント製品ライン可変精度 DSP ブロック独立した入力および出力 x 19 乗算器乗算演算子 27 x 27 乗算器ピークギガ単位での秒あたりの浮動小数点動作 (GFLOP) 単精度浮動小数点加算器 x 19 乗算加算器モード x 36 ビット入力に加算する乗算加算器 Arria 10 GX Arria 10 GT Arria 10 SX GX GX GX , GX , GX 480 1,368 2,736 1,368 1,231 1,368 1,368 1,368 GX 570 1,523 3,046 1,523 1,371 1,523 1,523 1,523 GX 660 1,688 3,376 1,688 1,510 1,678 1,688 1,688 GX 900 1,5 3,036 1,5 1,366 1,5 1,5 1,5 GX ,5 3,036 1,5 1,366 1,5 1,5 1,5 GT 900 1,5 3,036 1,5 1,366 1,5 1,5 1,5 GT ,5 3,036 1,5 1,366 1,5 1,5 1,5 SX SX SX , SX , SX 480 1,368 2,736 1,368 1,231 1,368 1,368 1,368 SX 570 1,523 3,046 1,523 1,371 1,523 1,523 1,523 SX 660 1,688 3,376 1,688 1,510 1,678 1,688 1,688 デザインの検討事項デザインにあたって以下の要素を考慮する必要があります

6 3-6 動作モード表 3-4: デザインの検討事項 A10-DSP DSP 実装固定小数点演算浮動小数点演算デザインの要素動作モード内部係数とプリアダーアキュムレータチェインアウト加算器動作モードチェインアウト加算器動作モード Quartus II ソフトウェアには乗算器の動作モードを制御するために使用できる IP コアが含まれます IP カタログでパラメータ設定を入力すると Quartus II ソフトウェアは自動的に可変精度 DSP ブロックをコンフィギュレーションしますまた可変精度 DSP ブロックは DSP Builder Advanced Blockset と OpenCL を使用して実装することもできます表 3-5: 動作モード固定小数点演算アルテラは Arria 10 の可変精度 DSP ブロックの各種モードをデザインに実装するにあたって 2 つの方法 (Quartus II の DSP IP コアを使用する方法と HDL 推測を使用する方法 ) を提供します固定小数点演算実装の Arria 10 の可変精度 DSP ブロックでは次の Quartus II の IP コアがサポートされます LPM_MULT ALTERA_MULT_ADD ALTMULT_COMPLEX 浮動小数点演算アルテラは Arria 10 の可変精度 DSP ブロックの各種モードをデザインに実装するにあたって 1 つの方法 (Quartus II の DSP IP コアを使用する方法 ) を提供します関連情報 Introduction to Megafunction User Guide Integer Arithmetic Megafunctions User Guide Floating-Point Megafunctions User Guide Quartus II Software Help 固定小数点演算向けの内部係数とプリアダープリアダー機能を使用するにあたってプリアダーへの入力は同じクロック設定である必要があります

7 A10-DSP 固定小数点演算向けのアキュムレータ 3-7 またプリアダー機能をイネーブルする場合入力カスケードサポートはビットモードでのみ使用可能ですビットおよび 27 ビットの両モードでは係数機能とプリアダー機能を個別に使用することができます固定小数点演算向けのアキュムレータ Arria 10 デバイスのアキュムレータは出力レジスタバンクとアキュムレータの間に位置する 64 ビットのダブル累算レジスタをイネーブルすることによってダブル累算をサポートしますダブル累算レジスタはプログラミングファイルでスタティックに設定されていますチェインアウト加算器表 3-6: チェインアウト加算器固定小数点演算出力チェインパスを使用して他の DSP ブロックからの結果を加算することができます浮動小数点演算出力チェインパスを使用して他の DSP ブロックからの結果を加算することができます特定の動作モードへのサポート : 積和モードまたは積差モードベクタ 1 モードベクタ 2 モードブロックアーキテクチャ Arria 10 の可変精度 DSP ブロックは以下の要素で構成されています表 3-7: ブロックアーキテクチャ DSP 実装固定小数点演算浮動小数点演算ブロックアーキテクチャ入力レジスタバンクパイプラインレジスタプリアダー内部係数乗算器加算器アキュムレータとチェインアウト加算器シストリックレジスタダブル累算レジスタ出力レジスタバンク入力レジスタバンクパイプラインレジスタ乗算器加算器アキュムレータとチェインアウト加算器出力レジスタバンク

8 3-8 ブロックアーキテクチャ可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィギュレーションされない場合両方のシストリックレジスタがバイパスされます図 3-1: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロックアーキテクチャ (> x 19 モード ) A10-DSP scanin CLK[2..0] ENA[2..0] ACLR[1..0] chainin[63..0] イネーブルされるとシストリックレジスタは出力レジスタバンクとして同じクロックソースでクロックされます LOADCONST ACCUMULATE NEGATE SUB Pre- Systolic Constant dataa_y0[..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] Pipleine +/- +/- +/- Pre- Systolic s Internal Coefficient x + Chainout adder/ accumulator datab_y1[..0] datab_z1[17..0] datab_x1[17..0] COEFSELB[2..0] +/- Internal Coefficient x Double Accumulation Resulta_[63:0] Resultb_[36:0] scanout chainout[63..0]

9 A10-DSP ブロックアーキテクチャ 3-9 図 3-2: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロックアーキテクチャ (>27 x 27 モード ) chainin[63..0] LOADCONST ACCUMULATE NEG Constant dataa_y0[26..0] dataa_z0[25..0] Pre- +/- x Chainout / Accumulator + Double Accumulation dataa_x0[26..0] +/- COEFSELA[2..0] Internal Coefficients 64 Result[63..0] chainout[63..0] 図 3-3: Arria 10 デバイスにおける浮動小数点演算の可変精度 DSP ブロックアーキテクチャ chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0]

10 3-10 入力レジスタバンク入力レジスタバンク A10-DSP 表 3-8: 入力レジスタバンク固定小数点演算データダイナミックコントロール信号遅延レジスタの 2 セット浮動小数点演算データダイナミックコントロール信号 DSP ブロック内のすべてのレジスタはポジティブエッジでトリガされパワーアップ時にクリアされます各乗算器オペランドは入力レジスタをバイパスして直接入力レジスタまたは乗算器を供給することができます次の可変精度 DSP ブロック信号は可変精度 DSP ブロック内の入力レジスタを制御します CLK[2..0] ENA[2..0] ACLR[0] 固定小数点演算の x 19 モードでは入力カスケードおよびチェインアウト機能の両方を使用する場合遅延レジスタを使用してレイテンシ要件のバランスを取ることができますタップ遅延ライン機能を使用すると一般配線またはカスケードチェインから乗算器入力の上位レグ固定小数点演算 x 19 モードの dataa_y0 と datab_y1 および固定小数点演算 27 x 27 モードのみの dataa_y0 を駆動することができます固定小数点演算の遅延レジスタの 2 セット固定小数点演算の x 19 シストリックモードで使用可能な入力カスケードチェインに沿った 2 つの遅延レジスタは上位遅延レジスタと下位遅延レジスタになりますその他のすべての固定小数点演算モードでは下位遅延レジスタのみ使用できます

11 A10-DSP 固定小数点演算の遅延レジスタの 2 セット 3-11 図 3-4: Arria 10 デバイスにおける固定小数点演算 x 19 モードの可変精度 DSP ブロックの入力レジスタ次の図はデータレジスタのみを表していますコントロール信号のレジスタは図示されていません CLK[2..0] ENA[2..0] scanin[..0] ACLR[0] dataa_y0[..0] dataa_z0[17..0] dataa_x0[17..0] Top delay registers datab_y1[..0] datab_z1[17..0] datab_x1[17..0] Bottom delay registers scanout[..0]

12 3-12 パイプラインレジスタ図 3-5: Arria 10 デバイスにおける固定小数点演算 27 x 27 モードの可変精度 DSP ブロックの入力レジスタ次の図はデータレジスタのみを表していますコントロール信号のレジスタは図示されていません CLK[2..0] ENA[2..0] A10-DSP scanin[26..0] ACLR[0] dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] scanout[26..0] パイプラインレジスタパイプラインレジスタは最大 Fmax 性能を得るために使用されますなお高い Fmax が不要の場合パイプラインレジスタはバイパスすることができます次の可変精度 DSP ブロック信号が可変精度 DSP ブロック内のパイプラインレジスタを制御します CLK[2..0] ENA[2..0] ACLR[1] 浮動小数点演算は以下のいずれかを実行することができるパイプラインレジスタの 2 つのレイテンシレイヤを有しますパイプラインレジスタのすべてのレイテンシレイヤをバイパスするパイプラインレジスタのレイテンシレイヤのいずれか 1 つを使用するパイプラインレジスタの両方のレイテンシレイヤを使用する

13 A10-DSP 固定小数点演算向けのプリアダー 3-13 固定小数点演算向けのプリアダー各可変精度 DSP ブロックはそれぞれ 2 つの 19 ビットプリアダーを有しますこれらのプリアダーは以下の構成でコンフィギュレーションすることができます 2 つの独立した 19 ビットプリアダー 1 つの 27 ビットプリアダープリアダーは次の入力コンフィギュレーションで加算と減算の両方をサポートします x 19 モードにおけるビット ( 符号ありまたは符号なし ) の加算あるいは減算 27 x 27 モードにおける 26 ビットの加算あるいは減算同じ DSP ブロック内のプリアダーの両方が使用される場合プリアダーは同じ動作タイプ ( 加算または減算のいずれか ) を共有する必要があります固定小数点演算向けの内部係数乗算器 Arria 10 の可変精度 DSP ブロックではダイナミック入力または内部係数のいずれかから被乗数を柔軟に選択することができます内部係数はビットモードと 27 ビットモードで被乗数の定数係数を最大 8 つサポートすることができます内部係数機能をイネーブルすると係数マルチプレクサの選択を制御するにあたって COEFSELA/COEFSELB が使用されます 1 つの可変精度 DSP ブロックは乗算器のデータ幅と実装に応じて多数の乗算を並行して実行することができます各可変精度 DSP ブロックはそれぞれ 2 つの乗算器を有しますこれら 2 つの乗算器はいくつかの動作モードでコンフィギュレーションすることができます表 3-9: 動作モード固定小数点演算 1 つの 27 x 27 乗算器 2 つの ( 符号ありまたは符号なし )x 19( 符号あり ) 乗算器浮動小数点演算 1 つの浮動小数点演算単精度乗算器加算器関連情報 3-15 ページの動作モードの説明乗算器の動作モードについての詳細を提供します動作モードに応じて以下のように加算器を使用することができます 1 つの 55 ビット加算器または 38 ビット加算器 2 つの x 19 モード ( 加算器がバイパスされる ) 1 つの浮動小数点演算単精度加算器

14 3-14 固定小数点演算のアキュムレータとチェインアウト加算器 A10-DSP DSP 実装ダイナミック SUB ポートを使用した加算ダイナミック SUB ポートを使用した減算固定小数点演算ありあり浮動小数点演算なしなし固定小数点演算のアキュムレータとチェインアウト加算器 Arria 10 の可変精度 DSP ブロックでは固定小数点演算向けの 64 ビットのアキュムレータと 64 ビットの加算器をサポートしています次の信号はアキュムレータの機能をダイナミックに制御することができます NEGATE LOADCONST ACCUMULATE アキュムレータは出力レジスタバンクとアキュムレータの間に位置する 64 ビットのダブル累算レジスタをイネーブルすることによってダブル累算をサポートしますダブル累算レジスタはプログラミングファイルでスタティックに設定されていますアキュムレータおよびチェインアウト加算器機能は 2 つの固定小数点演算の独立した x 19 モードではサポートされません表 3-10: アキュムレータ機能とダイナミックコントロール信号次の表では各機能のダイナミック信号の設定と説明をリストしていますなおこの表中の X は "don't care" の値を示します機能説明 NEGATE LOADCONST ACCUMULATE Zeroing Preload Accumulation Decimation + Accumulate アキュムレータをディセーブルします結果は常にプリロード値に加算されます 64 ビットのプリロード値の 1 ビットのみが 1 になりますこれは 64 ビット結果の任意の位置への DSP 結果の丸めとして使用することができます前の累算結果に現在の結果を加算しますこの機能は現在の結果を 2 の補数に変換し以前の結果に加算します X 1 1 X 1

15 A10-DSP 固定小数点演算のシストリックレジスタ 3-15 機能説明 NEGATE LOADCONST ACCUMULATE Decimation + Chainout この機能は現在の結果を 2 の補数に変換し以前の DSP ブロックの出力に加算します固定小数点演算のシストリックレジスタ各可変精度 DSP ブロックはそれぞれ 2 つのシストリックレジスタを有します可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィギュレーションされない場合両方のシストリックレジスタがバイパスされますシストリックレジスタの最初のセットは上位乗算器のビット入力と 19 ビット入力をそれぞれ登録するために使用されるビットおよび 19 ビットのレジスタで構成されていますシストリックレジスタの 2 番目のセットは以前の可変精度 DSP ブロックからのチェインイン入力を遅延させるために使用されますまた出力レジスタとして同じクロックソースのすべてのシストリックレジスタをクロックする必要がありますなお出力レジスタはオンにしておく必要があります固定小数点演算のダブル累算レジスタダブル累算レジスタはアキュムレータのパスにおける追加のレジスタですダブル累算レジスタをイネーブルするとアキュムレータのパスにて追加のクロックサイクル遅延が生じますこのレジスタは出力レジスタバンクと同じ CLK ENA および ACLR 設定を有しますこのレジスタをイネーブルすることによって同じ数の可変精度 DSP ブロックを使用する 2 つのアキュムレータチャネルを有することができますこれはインタリーブした複雑なデータ (I Q) を処理する際に役立ちます出力レジスタバンククロック信号のポジティブエッジは 74 ビットのバイパス可能な出力レジスタバンクをトリガしパワーアップ後にクリアされます次の可変精度 DSP ブロック信号は各可変精度 DSP ブロックの出力レジスタを制御します CLK[2..0] ENA[2..0] ACLR[1] 動作モードの説明この項では固定小数点演算および浮動小数点演算の動作モードを効果的にサポートするために Arria 10 の可変精度 DSP ブロックをコンフィギュレーションする方法を説明します

16 3-16 固定小数点演算の動作モード表 3-11: 動作モード A10-DSP 固定小数点演算独立乗算器モード Sum モード独立複素数乗算器モード 36 ビット入力に加算する x 乗算モードシストリック FIR モード浮動小数点演算乗算モード加算または減算モード積和または積差モード乗算累積モードベクタ 1 モードベクタ 2 モードダイレクトベクタドット積複素数乗算固定小数点演算の動作モード独立乗算器モード独立した入力および出力乗算器モードでは可変精度 DSP ブロックは汎用乗算器の個別の乗算演算を実行しますコンフィギュレーション ( 符号ありまたは符号なし )x ( 符号ありまたは符号なし ) ブロックごとの乗算器数 ( 符号ありまたは符号なし )x 19( 符号あり ) 2 27( 符号ありまたは符号なし )x 27( 符号ありまたは符号なし ) 2 1

17 A10-DSP x または x 19 独立乗算器 3-17 x または x 19 独立乗算器図 3-6: Arria 10 デバイスの各可変精度 DSP ブロックにおける 2 つの x または x 19 独立乗算器次の図で変数は以下のように定義されています x 19 オペランドでは n = 19 および m = 37 x オペランドでは n = および m = 36 data_b1[(n-1)..0] data_a1[17..0] Variable-Precision DSP Block n x m [(m-1)..0] data_b0[(n-1)..0] data_a0[17..0] n x m [(m-1)..0] 27 x 27 独立乗算器図 3-7: Arria 10 デバイスの各可変精度 DSP ブロックにおける 1 つの 27 x 27 独立乗算器モードこのモードではチェインアウト加算器またはアキュムレータと組み合わせた場合 result は最大 64 ビットになり得ます Variable-Precision DSP Block dataa_b0[26..0] dataa_a0[26..0] x 54 Result[53..0]

18 3- 独立複素数乗算器独立複素数乗算器 Arria 10 デバイスは 2 つの固定小数点演算 Sum モードを使用して x 19 複素数乗算器モードをサポートします図 3-8: 複素数乗算式のサンプル A10-DSP 虚数部の [(a d) + (b c)] は 1 番目の可変精度 DSP ブロックに実装され実数部の [(a c) - (b d)] は 2 番目の可変精度 DSP ブロックに実装されます

19 A10-DSP x 19 複素数乗算器 3-19 x 19 複素数乗算器図 3-9: Arria 10 デバイスの 2 つの可変精度 DSP ブロックと 1 つの x 19 複素数乗算器 Variable-Precision DSP Block 1 c[..0] b[17..0] d[..0] x + 38 Imaginary Part (ad+bc) a[17..0] x Variable-Precision DSP Block 2 d[..0] 19 x b[17..0] c[..0] Real Part (ac-bd) a[17..0] x

20 3-20 Sum モード Sum モード図 3-10: Arria 10 デバイスの 1 つの可変精度 DSP ブロックの 2 つの x 19 乗算器の和 A10-DSP SUB_COMPLEX dataa_y0[..0] Variable-Precision DSP Block 19 dataa_x0[17..0] x datab_y1[..0] 19 +/- 38 Result[37..0] x datab_x1[17..0] 36 ビット入力に加算する x 19 乗算モード Arria 10 の可変精度 DSP ブロックは 1 つの x 19 乗算を 36 ビット入力に加算することができます下部の乗算器がバイパスされている間は上位の乗算器を使用して x 19 乗算への入力を提供します datab_y1[17..0] 信号と datab_y1[35..] 信号は 36 ビット入力を生成するために連結されます図 3-11: Arria 10 デバイスの 36 ビット入力に加算する x 19 乗算モード Variable-Precision DSP Block SUB_COMPLEX dataa_y0[17..0] 19 dataa_x0[17..0] datab_y1[35..] x +/- 37 Result[37..0] datab_y1[17..0] シストリック FIR モード FIR フィルタの基本構造は加算によって繋がる乗算のシリーズで構成されています

21 A10-DSP 可変精度ブロックアーキテクチャビューへのシストリックモードユーザービューのマッピング図 3-12: 基本的な FIR フィルタの式 3-21 タップの数や入力容量によって多数の加算器のチェインを介する遅延は非常に大きくなることがあります遅延性能の問題を解決するにはタップごとに配置される追加の遅延要素でシストリック形式を使用してレイテンシの増加を代償に性能を向上させます図 3-13: シストリック FIR フィルタの等価回路 y [ n ] w 1[ n ] w 2 [ n ] w k 1 [ n ] [ n w k ] c c 1 2 c k 1 c k x [ n ] Arria 10 の可変精度 DSP ブロックは次のシストリック FIR 構造をサポートしますビット 27 ビットシストリック FIR モードでは乗算器の入力はソースの 4 つの異なるセットから供給できます 2 つのダイナミック入力 1 つのダイナミック入力と 1 つの係数入力 1 つの係数入力と 1 つのプリアダー出力 1 つのダイナミック入力と 1 つのプリアダー出力可変精度ブロックアーキテクチャビューへのシストリックモードユーザービューのマッピング次の図はレジスタをリタイミングし加算器を再構築することにより Arria 10 の可変精度 DSP ブロック (d) を使用してシストリック FIR フィルタ (a) のユーザービューを実装できることを図示したものですレジスタ B は (b) に示されているようにチェインイン ataa_y0 お

22 3-22 ビットのシストリック FIR モード A10-DSP よび dataa_x0 入力パスでシストリックレジスタにリタイミングすることができますレジスタのリタイミングの最終結果は (c) に示されています加算器の入力と位置の再構築による 2 つの乗算器の加算結果は (d) に示されているようにチェインアウト加算器によってチェインイン入力に加算されます図 3-14: 可変精度ブロックアーキテクチャビューへのシストリックモードユーザービューのマッピング (a) Systolic FIR Filter User View (b) Variable Precision Block Architecture View (Before Retiming) (c) Variable Precision Block Architecture View (After Retiming) (d) Variable Precision Block Architecture View ( Restructured) x[n] w1[n] dataa_y0 x[n] w1[n] dataa_y0 x[n] w1[n] dataa_y0 x[n] w1[n] c1 x[n-2] c2 x[n-4] c3 x[n-6] c4 w2[n] A w3[n] B w4[n] A y[n] dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 Second DSP Block w2[n] w3[n] w4[n] A Chainin from Previous DSP Block B y[n] Result Chainout Retiming C Result dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 Second DSP Block w2[n] Systolic s w4[n] A Chainin from Previous DSP Block B w3[n] y[n] Result Systolic Chainout C Result dataa_y0 x[n-4] dataa_x0 c1 datab_y1 x[n-2] First DSP Block dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 datab_x1 c2 Second DSP Block Systolic s w2[n] w4[n] w3[n] A Chainin from Previous DSP Block B y[n] Result Systolic Chainout C Result ビットのシストリック FIR モードビットのシストリック FIR モードでは加算器はデュアル 44 ビット加算器としてコンフィギュレーションされますそのためビット動作 (36 ビット積 ) を使用する際オーバーヘッドの 8 ビットを提供しますこれにより合計で 256 の乗算器の積が可能になります

23 A10-DSP ビットのシストリック FIR モード 3-23 図 3-15: Arria 10 デバイスのビットシストリック FIR モード chainin[43..0] 44 イネーブルされるとシストリックレジスタは出力レジスタバンクとして同じクロックソースでクロックされます Pre- Systolic dataa_y0[17..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] datab_y1[17..0] datab_z1[17..0] datab_x1[17..0] 3 Pre- +/- +/- +/- Internal Coefficient Systolic s x x + Chainout adder or accumulator 44 Result[43..0] COEFSELB[2..0] 3 Internal Coefficient -bit Systolic FIR 44 chainout[43..0] 27 ビットのシストリック FIR モード 27 ビットのシストリック FIR モードではチェインアウト加算器またはアキュムレータは 64 ビット動作にコンフィギュレーションされますまた 27 ビットのデータ ( 54 ビット積 ) を使用する際オーバヘッドの 10 ビットを提供しますこれにより合計で 1,024 の乗算器の積が可能になります 27 ビットシストリック FIR モードでは DSP ブロックごとに 1 ステージのシストリックフィルタを実装することができますなおこのモードではシストリックレジスタは不要です

24 3-24 浮動小数点演算の動作モード図 3-16: Arria 10 デバイスの 27 ビットシストリック FIR モード A10-DSP chainin[63..0] 64 Pre- dataa_y0[25..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Internal Coefficient 27 x +/- +/- + Chainout adder or accumulator 27-bit Systolic FIR 64 chainout[63..0] 浮動小数点演算の動作モード単一の浮動小数点演算機能 1 つの浮動小数点演算 DSP は次の機能を実行することができます乗算モード加算または減算モード乗算累積モード乗算モードこのモードでは基本的な浮動小数点乗算 (y*z) を適用することができます

25 A10-DSP 加算または減算モード 3-25 図 3-17: Arria 10 デバイスの乗算モード chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0] 加算または減算モードこのモードでは基本的な浮動小数点加算 (x+y) または基本的な浮動小数点減算 (x-y) を適用することができます図 3-: Arria 10 デバイスの加算または減算モード chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0] 乗算累積モードこのモードでは以前の乗算結果との浮動小数点加算に続いて浮動小数点乗算を実行します { ((y*z) + acc) または ((y*z) - acc) }

26 3-26 複数の浮動小数点演算機能図 3-19: Arria 10 デバイスの乗算累積モード A10-DSP chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0] 複数の浮動小数点演算機能複数の浮動小数点演算 DSP は以下の機能を実行することができますチェインインパラメータがオフの場合単一の浮動小数点演算 DSP を使用する積和または積差モードベクタ 1 モードベクタ 2 モードダイレクトベクタドット積複素数乗算積和または積差モードこのモードでは浮動小数点加算または浮動小数点減算に続いて浮動小数点乗算を実行します { ((y*z) + x) または ((y*z) - x) } なおチェインインパラメータを使用することによりマルチプルチェインモードをイネーブルすることができます

27 A10-DSP ベクタ 1 モード 3-27 図 3-20: Arria 10 デバイスの積和または積差モード chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0] ベクタ 1 モードこのモードでは以前の可変 DSP ブロックからのチェインイン入力との浮動小数点加算に続いて浮動小数点乗算を実行します入力 x は直接チェインアウトに供給されます ( チェインアウト = x で結果 = y*z + チェインイン ) 図 3-21: Arria 10 デバイスのベクタ 1 モード chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0]

28 3-28 ベクタ 2 モードベクタ 2 モードこのモードでは乗算結果が直接チェインアウトに供給される浮動小数点乗算を実行します以前の可変 DSP ブロックからのチェインイン入力は出力結果として入力 x に加算されます ( チェインアウト = y*z で結果 = x + チェインイン ) 図 3-22: Arria 10 デバイスのベクタ 2 モード A10-DSP chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] result[31:0] chainout[31:0] ダイレクトベクタドット積次の図ではダイレクトベクタドット積は以下の DSP モードを設定することによって複数の DSP ブロックで実装されていますチェインインパラメータがオンの積和および減算モードベクタ 1 ベクタ 2

29 A10-DSP 複素数乗算 3-29 図 3-23: ダイレクトベクタドット積 chainin[31:0] accumulate dataa_x0[31:0] J dataa_y0[31:0] I dataa_z0[31:0] result[31:0] IJ +KL Vector One chainout[31:0] accumulate AB + CD + EF + GH dataa_x0[31:0] H dataa_y0[31:0] G dataa_z0[31:0] chainin[31:0] result[31:0] Vector Two chainout[31:0] accumulate EF + GH dataa_x0[31:0] F dataa_y0[31:0] E dataa_z0[31:0] chainin[31:0] result[31:0] EF + GH Vector One chainout[31:0] accumulate AB + CD dataa_x0[31:0] D dataa_y0[31:0] C dataa_z0[31:0] chainin[31:0] result[31:0] AB + CD + EF + GH Vector Two chainout[31:0] accumulate dataa_x0[31:0] B dataa_y0[31:0] A dataa_z0[31:0] chainin[31:0] result[31:0] AB + CD Multi-Chain chainout[31:0] 複素数乗算 Arria 10 デバイスは 4 つの Arria 10 可変精度 DSP ブロックを使用して浮動小数点演算の単精度複素数乗算器をサポートします図 3-24: 複素数乗算式のサンプル

30 3-30 複素数乗算虚数部の [(a d) + (b c)] は最初の 2 つの可変精度 DSP ブロックに実装され実数部の [(a c) - (b d)] は 2 番目の可変精度 DSP ブロックに実装されます図 3-25: 実数結果の複素数乗算 A10-DSP chainin[31:0] accumulate dataa_x0[31:0] a dataa_y0[31:0] c dataa_z0[31:0] result[31:0] Multiplication Mode chainout[31:0] chainin[31:0] accumulate dataa_x0[31:0] b dataa_y0[31:0] d dataa_z0[31:0] Subtract result[31:0] Result Real Multiply-Add or Multiply-Subtract Mode chainout[31:0]

31 A10-DSP 改訂履歴 3-31 図 3-26: 虚数結果の複素数乗算 chainin[31:0] accumulate dataa_x0[31:0] a dataa_y0[31:0] d dataa_z0[31:0] result[31:0] Multiplication Mode chainout[31:0] chainin[31:0] accumulate dataa_x0[31:0] b dataa_y0[31:0] c dataa_z0[31:0] result[31:0] Result Imaginary Multiply-Add or Multiply-Subtract Mode chainout[31:0] 改訂履歴

32 3-32 改訂履歴 A10-DSP 日付バージョン変更内容 2014 年 8 月浮動小数点演算を追加可変精度 DSP ブロックの動作モードにダイナミック ACCUMULATE ダイナミック LOADCONST ダイナミック SUB ダイナミック NEGATE を追加入力カスケードチェインに沿って上位遅延レジスタと下位遅延レジスタを追加可変精度 DSP ブロック内のパイプラインレジスタを制御する可変精度 DSP ブロック信号を追加同じ DSP ブロック内の両方のプリアダーが使用されている場合プリアダーは同じ動作タイプ ( 加算または減算のいずれか ) を共有しなければならないという条件を追加 55 ビット加算器を更新 38 ビット加算器を追加 2 つの x 19 モード ( 加算器がバイパスされる ) を更新 Decimation を Decimation + Accumulate に更新アキュムレータ機能とダイナミックコントロール信号に Decimation + Chainout を追加ブロックごとの 1 つの乗算器に 27( 符号ありまたは符号なし ) x 27( 符号ありまたは符号なし ) コンフィギュレーションを追加 1 つの可変精度 DSP ブロックの 2 つの x 19 乗算の和のブロック図と 36 ビット入力に加算する 1 つの x 乗算モードのブロック図からチェインアウト加算器またはアキュムレータを削除基本的な FIR フィルタの式を更新可変精度ブロックアーキテクチャビューへのシストリックモードユーザービューのマッピングを追加 27 ビットのシストリック FIR モードではシストリックレジスタは不要である旨を追加 2013 年 12 月初版

ダウンロード方法アルテラのソフトウェアをインストールするためのダウンロードファイルには以下の種類があります.tar フォーマットのソフトウェアとデバイスファイルの完全なセットダウンロードとインストールをカスタマイズするための個別の実行ファイルディスクに焼いて他の場所にインストールするための

ダウンロード方法アルテラのソフトウェアをインストールするためのダウンロードファイルには以下の種類があります.tar フォーマットのソフトウェアとデバイスファイルの完全なセットダウンロードとインストールをカスタマイズするための個別の実行ファイルディスクに焼いて他の場所にインストールするための Quartus II ソフトウェアダウンロードおよびインストールクイックスタートガイド 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of

3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード 表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード 可変精度 DSP ブロックのリソース 1 つの可変精度 DSP

3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード可変精度 DSP ブロックのリソース 1 つの可変精度 DSP