インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

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2 目次 目次 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール LAB MLAB ローカル インターコネクトおよびダイレクト リンク インターコネクト 共有演算チェーン インターコネクトおよびキャリー チェーン インターコネクト LAB コントロール信号 ALM リソース ALM 出力 ALM 動作モード ノーマルモード 拡張 LUT モード 演算モード 共有演算モード LAB 消費電力管理手法 改訂履歴 Arria 10 デバイスにおけるエンベデッド メモリー ブロック エンベデッド メモリーの種類 Arria 10 デバイスのエンベデッド メモリー容量 Arria 10 デバイスにおけるエンベデッド メモリー デザイン ガイドライン メモリーブロックの選択の検討事項 ガイドライン : 外部の競合解決を実装する ガイドライン : Read-During-Write 動作をカスタマイズする ガイドライン : パワーアップ状態およびメモリーの初期化 ガイドライン : クロッキングをコントロールして消費電力を削減する エンベデッド メモリーの機能 エンベデッド メモリー モード シングルポート モードでのエンベデッド メモリー コンフィグレーション デュアルポート モードでのエンベデッド メモリー コンフィグレーション エンベデッド メモリーのクロッキング モード 各メモリーモードでのクロッキング モード クロッキング モードでの非同期クリアー 同時の読み取り / 書き込みでの出力読み取りデータ クロッキング モードでの独立クロックイネーブル メモリーブロックでのパリティービット エンベデッド メモリー ブロックでのバイトイネーブル メモリーブロックでのバイト イネーブル コントロール データバイト出力 RAM ブロックの動作 メモリーブロックのパックモード サポート メモリーブロックのアドレス クロック イネーブルのサポート メモリーブロックの非同期クリアー メモリーブロックの誤り訂正コードのサポート 誤り訂正コードの真理値表

3 目次 2.12 改訂履歴 Arria 10 デバイスにおける可変精度 DSP ブロック Arria 10 デバイスでサポートされる動作モード 特性 リソース デザインの検討事項 動作モード 固定小数点演算での内部係数とプリアダー 固定小数点演算でのアキュムレーター チェーンアウト加算器 ブロック アーキテクチャー 入力レジスターバンク パイプライン レジスター 固定小数点演算でのプリアダー 固定小数点演算での内部係数 マルチプライヤー数 加算器 固定小数点演算のアキュムレーターとチェーンアウト加算器 固定小数点演算のシストリック レジスター 固定小数点演算のダブル累算レジスター 出力レジスターバンク 動作モードの説明 固定小数点演算の動作モード 浮動小数点演算の動作モード 改訂履歴 Arria 10 デバイスにおけるクロック ネットワークおよび PLL クロック ネットワーク Arria 10 デバイスのクロックリソース 階層クロック ネットワーク クロック ネットワークのタイプ クロック ネットワーク ソース クロック コントロール ブロック クロック パワーダウン クロックイネーブル信号 Arria 10 の PLL PLL 使用率 PLL のアーキテクチャー PLL コントロール信号 クロック フィードバック モード クロックの逓倍と分周 プログラマブル位相シフト プログラマブル デューティー サイクル PLL のカスケード接続 入力リファレンス クロックソース クロック スイッチオーバー PLL リコンフィグレーションおよびダイナミック位相シフト

4 目次 4.3 改訂履歴 Arria 10 デバイスにおける I/O と高速 I/O Arria 10 デバイスにおける I/O と差動 I/O バッファー Arria 10 デバイスにおける I/O 規格と電圧レベル Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート Arria 10 デバイスにおける I/O 規格の電圧レベル Arria 10 デバイスにおける MultiVolt I/O インターフェイス Arria 10 デバイスにおけるインテル FPGA I/O IP コア Arria 10 デバイスにおける I/O リソース Arria 10 デバイスにおける GPIO バンク SERDES および DPA の位置 Arria 10 デバイスにおける GPIO バッファーと LVDS チャネル Arria 10 デバイスにおける I/O バンクのグループ Arria 10 デバイスにおける I/O バーティカル マイグレーション Arria 10 デバイスにおける I/O のアーキテクチャーと一般機能 Arria 10 デバイスの I/O エレメント構造 Arria 10 デバイスの I/O ピンの機能 Arria 10 デバイスのプログラマブル IOE 機能 Arria 10 デバイスにおけるオンチップ I/O 終端 Arria 10 デバイスの外部 I/O 終端 Arria 10 デバイスにおける高速ソース シンクロナス SERDES および DPA SERDES 回路 Arria 10 デバイスでサポートされる SERDES I/O 規格 Arria 10 デバイスの差動トランスミッター Arria 10 デバイスの差動レシーバー Arria 10 デバイスの PLL とクロッキング Arria 10 デバイスのタイミングと最適化 Arria 10 デバイスにおける I/O および高速 I/O の使用 Arria 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在 ガイドライン : パワーシーケンス中に I/O ピンをドライブしない ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用 ガイドライン : 最大 DC 電流制限 ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化 ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化 ガイドライン : 外部メモリー インターフェイスのための I/O バンク 2A の使用 改訂履歴 Arria 10 デバイスにおける外部メモリー インターフェイス Arria 10 外部メモリー インターフェイス ソリューションの主な特徴 Arria 10 デバイスでサポートされるメモリー規格 Arria 10 デバイスでの外部メモリー インターフェイス幅 Arria 10 デバイスでの外部メモリー インターフェイス I/O ピン ガイドライン : 外部メモリー インターフェイスのための I/O バンク 2A の使用 Arria 10 デバイスパッケージのメモリー インターフェイスのサポート ECC 付き DDR3 x40 の Arria 10 パッケージサポート

5 目次 ECC シングルおよびデュアルランク付き DDR3 x72 の Arria 10 パッケージサポート ECC 付き DDR4 x40 の Arria 10 パッケージサポート ECC シングルランク付き DDR4 x72 の Arria 10 パッケージサポート ECC デュアルランク付き DDR4 x72 の Arria 10 パッケージサポート Arria 10 における HPS 外部メモリー インターフェイスの接続 Arria 10 デバイスでの外部メモリー インターフェイス ピンポン PHY IP Arria 10 デバイスでの外部メモリー インターフェイスのアーキテクチャー I/O バンク I/O AUX 改訂履歴 Arria 10 デバイスにおけるコンフィグレーション デザイン セキュリティー およびリモート システム アップグレード エンハンスト コンフィグレーションおよびプロトコルを介したコンフィグレーション コンフィグレーション手法 アクティブシリアル (AS) コンフィグレーション パッシブシリアル (PS) コンフィグレーション ファースト パッシブ パラレル (FPP) コンフィグレーション JTAG コンフィグレーション コンフィグレーションの詳細 MSEL ピンの設定 CLKUSR コンフィグレーション シーケンス コンフィグレーション タイミング波形 コンフィグレーション時間の見積り デバイス コンフィグレーション ピン コンフィグレーション データの圧縮 アクティブシリアル手法を使用したリモート システム アップグレード コンフィグレーション イメージ リモート アップデート モードでのコンフィグレーション シーケンス リモート システム アップグレード回路 リモート システム アップグレード回路のイネーブル化 リモート システム アップグレード レジスター リモート システム アップグレード ステート マシン ユーザー ウォッチドッグ タイマー デザイン セキュリティー セキュリティー キーの種類 セキュリティー モード Arria 10 Qcrypt セキュリティー ツール デザイン セキュリティーの実装 改訂履歴 Arria 10 デバイスにおける SEU の緩和 SEU 緩和の概要 SEU 緩和アプリケーション コンフィグレーション RAM エンベデッド メモリー

6 目次 8.2 Arria 10 における緩和手法 メモリーブロックの誤り訂正コードのサポート CRAM でのエラー検出訂正 仕様 エラー検出周波数 エラー検出時間 EMR アップデート間隔 エラー訂正時間 改訂履歴 Arria 10 デバイスにおける JTAG バウンダリー スキャン テスト BST 動作コントロール IDCODE サポートされる JTAG 命令 JTAG セキュアモード JTAG プライベート命令 JTAG 動作での I/O 電圧 BST の実行 IEEE Std BST 回路を有効または無効にする IEEE Std バウンダリー スキャン テストのガイドライン IEEE Std バウンダリー スキャン レジスター Arria 10 デバイス I/O ピンのバウンダリー スキャン セル IEEE Std バウンダリー スキャン レジスター 改訂履歴 Arria 10 デバイスにおけるパワー マネジメント 消費電力 ダイナミック電力の方程式 消費電力削減手法 SmartVID プログラマブル パワー テクノロジー 低スタティック電力のデバイスグレード SmartVID 機能の実装 電源検出ライン 電圧センサー 外部アナログ信号での入力信号の範囲 Arria 10 デバイスでの電圧センサーの使用 温度センサーダイオード 内部温度センサーダイオード 外部温度センサーダイオード パワーオン リセット回路 POR 回路でモニタリングされる電源とモニタリングされない電源 パワーアップ シーケンスおよびパワーダウン シーケンス 電源デザイン 改訂履歴

7 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 1.1 LAB LAB ( ロジック アレイ ブロック ) は ALM ( アダプティブ ロジック モジュール ) として知られる基礎的なビルディング ブロックで構成されています LAB をコンフィグレーションすることで ロジック ファンクション 演算ファンクション およびレジスター ファンクションが実装可能となります また Arria 10 デバイスで使用可能な LAB の 4 分の 1 を MLAB ( メモリー LAB ) として使用できます なお 特定のデバイスには より高い MLAB 比率を有するものもあります Quartus Prime ソフトウェアおよびサポートされるサードパーティーの合成ツールは Library of Parameterized Module (LPM) などパラメーター化された機能と併せて使用すると カウンター 加算器 減算器 および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します この章は 以下の項で構成されています LAB ALM 動作モード Arria 10 デバイス ハンドブック : 既知の問題 Arria 10 デバイス ハンドブックで更新を予定している箇所をリストします LAB はロジックリソースのグループで構成されるコンフィグレーション可能なロジックブロックです 各 LAB には ALM にコントロール信号を駆動するための専用ロジックが含まれます MLAB は LAB のスーパーセットで LAB の機能をすべて備えています Intel Corporation. 無断での引用 転載を禁じます Intel インテル Intel ロゴ Altera ARRIA CYCLONE ENPIRION MAX NIOS QUARTUS および STRATIX の名称およびロゴは アメリカ合衆国および / またはその他の国における Intel Corporation の商標です インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが インテル製品およびサービスは 予告なく変更される場合があります インテルが書面にて明示的に同意する場合を除き インテルはここに記載されたアプリケーション または いかなる情報 製品 またはサービスの使用によって生じるいっさいの責任を負いません インテル製品の顧客は 製品またはサービスを購入する前 および 公開済みの情報を信頼する前には デバイスの仕様を最新のバージョンにしておくことをお勧めします * その他の社名 製品名などは 一般に各社の表示 商標または登録商標です ISO 9001:2008 登録済

8 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -1: Arria 10 デバイスにおける LAB 構造およびインターコネクトの概要 この図は LAB インターコネクトを有する Arria 10 の LAB および MLAB 構造の概要を示しています C4 C27 異なる速度と長さのロウ インターコネクト R32 R3/R6 ALMs 隣接ブロックからのダイレクトリンク インターコネクト 隣接ブロックからのダイレクトリンク インターコネクト 隣接ブロックへのダイレクトリンク インターコネクト ローカル インターコネクト LAB 隣接ブロックへのダイレクトリンク インターコネクト MLAB 異なる速度と長さのローカル インターコネクトはカラム インターコネクトカラムとLABにより片側から ロウにより上から駆動されます MLAB 各 MLAB は最大 640 ビットのシンプル デュアルポート SRAM をサポートします MLAB の各 ALM は 32 ( 深さ ) x 2 ( 幅 ) のメモリーブロックとしてコンフィグレーションでき 32 ( 深さ ) x 20 ( 幅 ) のシンプル デュアルポート SRAM ブロックのコンフィグレーションとなります MLAB は Quartus Prime ソフトウェアを使用するソフト実装で次の 64 ディープ モードをサポートします 64 ( 深さ ) 8 ( 幅 ) 64 ( 深さ ) 9 ( 幅 ) 64 ( 深さ ) 10 ( 幅 ) 8

9 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -2: Arria 10 デバイスにおける LAB と MLAB 構造 MLAB ALM をレギュラー LAB ALM として使用するか デュアルポート SRAM としてコンフィグレーションできます LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM ALM ALM ALM ALM ALM LAB Control Block LAB Control Block MLAB ALM をレギュラー LAB ALM として使用するか デュアル ポート SRAM としてコンフィグレーションできます LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM MLAB ALM ALM ALM ALM ALM LAB ローカル インターコネクトおよびダイレクト リンク インターコネクト 各 LAB は 40 個の ALM 出力をドライブアウトすることができます 2 つのグループの 20 個の ALM 出力は ダイレクト リンク インターコネクトを介して隣接する LAB を直接駆動することができます このダイレクトリンクによる接続機能は ロウおよびカラム インターコネクトの使用を最小限に抑え さらに高い性能と柔軟性を提供します ローカル インターコネクトは カラムおよびロウ インターコネクト ならびに同じ LAB の ALM 出力を使用し 同じ LAB で ALM を駆動します また 左側または右側の隣接する LAB MLAB M20K ブロック あるいは DSP ( デジタル信号処理 ) ブロックでも ダイレクトリンク接続を使用して LAB のローカル インターコネクトの駆動が可能です 9

10 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -3: Arria 10 デバイスでの LAB ローカル インターコネクトおよびダイレクト リンク インターコネクト 左の LAB MLAB/M20K メモリーブロック DSP ブロック または IOE 出力からのダイレクト リンク インターコネクト 右の LAB MLAB/M20K メモリーブロック DSP ブロック または IOE 出力からのダイレクト リンク インターコネクト ALMs ALMs 左側へのダイレクト リンク インターコネクト 右側へのダイレクト リンク インターコネクト ローカル インターコネクト MLAB LAB 共有演算チェーン インターコネクトおよびキャリー チェーン インターコネクト ALM 間には キャリーチェーンと共有演算チェーンの 2 つの専用パスがあります Arria 10 デバイスは LAB 内に拡張されたインターコネクト構造を有し 効率的な演算機能のために共有演算チェーンとキャリーチェーンを配線します これらの ALM 間の接続は ローカル インターコネクトをバイパスします Quartus Prime コンパイラーはこれらのリソースを自動的に利用して使用率と性能を向上させます 10

11 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -4: 共有演算チェーン インターコネクトとキャリー チェーン インターコネクト LAB の ALM 間のローカル インターコネクト配線 ALM 1 ローカル インターコネクト ALM 2 ALM 3 ALM 4 隣接 ALM へのキャリーチェーンおよび共有演算チェーン配線 ALM 5 ALM 6 ALM 7 ALM 8 ALM 9 ALM LAB コントロール信号 各 LAB には ALM にコントロール信号を駆動するための専用ロジックが内臓されており 2 つの固有のクロックソースと 3 つのクロックイネーブル信号があります LAB コントロール ブロックは 2 つのクロックソースと 3 つのクロックイネーブル信号を使用して 最大 3 つのクロックを生成します 各クロックとクロックイネーブル信号はリンクされています クロックイネーブル信号がディアサートされると 対応する LAB ワイドのクロック信号はオフになります LAB ロウクロック [5..0] と LAB ローカル インターコネクトは LAB ワイドのコントロール信号を生成します MultiTrack インターコネクトの固有の低スキューは データの他にクロックとコントロール信号の分配もできます MultiTrack インターコネクトは デザインブロック間およびデザインブロック内の接続に使用される長さと速度が異なる最適性能の連続配線ラインで構成されています クリアーおよびプリセット ロジック コントロール レジスターのクリアー信号のロジックは LAB ワイド信号で制御されます ALM は非同期のクリアー機能を直接サポートします レジスタープリセットは NOT-gate push-back ロジックとして Quartus Prime ソフトウェアに実装されています 各 LAB は最大 2 つのクリアーをサポートします 11

12 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール Arria 10 デバイスは デバイス内のすべてのレジスターをリセットするデバイスワイドのリセットピン (DEV_CLRn) を提供します DEV_CLRn ピンはコンパイル前に Quartus Prime ソフトウェアでイネーブルできます このデバイスワイドのリセット信号は 他のすべてのコントロール信号よりも優先されます 図 -5: Arria 10 デバイスの LAB ワイド コントロール信号 次の図は LAB 内のクロックソースとクロックイネーブル信号を示しています 専用ロウ LAB クロック 6 6 LAB ごとに 2 つの固有のクロック信号があります 6 Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 または asyncload または labpreset labclkena1 labclkena2 labclr0 synclr ALM リソース 各 ALM には 2 つの組み合わせアダプティブ LUT (ALUT) と 4 つのレジスター間で分割できる多様な LUT ベースのリソースが含まれています ALUT の 2 つの組み合わせで最大 8 入力を使用し 1 つの ALM で 2 つのファンクションの多様な組み合わせが実装できます この適合性により ALM は 4 入力 LUT アーキテクチャーとの完全な下位互換性を可能にします 1 つの ALM で 最大 6 入力を有する任意のファンクションや特定の 7 入力ファンクションの実装も可能です 1 つの ALM には 4 つのプログラマブル レジスターが含まれます 各レジスターはそれぞれ次のポートを有します データ クロック 同期および非同期クリアー 同期ロード グローバル信号 汎用 I/O (GPIO) ピン あるいは任意の内部ロジックで ALM レジスターのクロックイネーブル信号 クロック コントロール信号 およびクリアー コントロール信号を駆動することができます 12

13 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 組み合わせファンクションでは レジスターがバイパスされ LUT ( ルックアップ テーブル ) の出力が ALM の出力を直接駆動します 注意 : 図 -6: Quartus Prime ソフトウェアは 最適化されたパフォーマンスを提供するために ALM を自動的にコンフィグレーションします Arria 10 デバイスの ALM の上位レベルのブロック図 shared_arith_in Combinational/ Memory ALUT0 carry_in labclk dataf0 datae0 6-Input LUT adder0 dataa datab reg0 reg1 一般配線へ datac datad datae1 dataf1 6-Input LUT adder1 reg2 Combinational/ Memory ALUT1 shared_arith_out carry_out reg ALM 出力 各 ALM での一般配線出力は ローカル ロウ およびカラム配線リソースを駆動します 2 つの ALM 出力はカラム ロウ あるいはダイレクトリンク配線接続を駆動できます LUT 加算器 またはレジスター出力は ALM 出力を駆動することができます レジスターがある出力を駆動している状態で LUT または加算器は別の出力を駆動できます レジスターパッキングは まったく別のレジスターと組み合わせロジックを 1 つの ALM 内にパッキングすることで デバイスの稼働率を向上させます フィッティングを向上させるための別のメカニズムは レジスター出力を同じ ALM の LUT 内にフィードバックできるようにすることであり それにより レジスターは自身のファンアウト LUT とパッキングされます ALM は LUT または加算器の出力のラッチされたバージョンとラッチされていないバージョンをドライブアウトすることもできます 13

14 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -7: Arria 10 デバイスの ALM 接続の詳細 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac 4-Input LUT GND 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3 3-Input LUT CLR D Q Row, Column Direct Link Routing datad 4-Input LUT 3 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3-Input LUT VCC CLR D Q Row, Column Direct Link Routing datae1 dataf1 shared_arith_out carry_out 1.2 ALM 動作モード Arria 10 の ALM は 次のいずれかのモードで動作します ノーマルモード 拡張 LUT モード 演算モード 共有演算モード ノーマルモード ノーマルモードでは 2 つのファンクションまたは最大 6 入力の 1 つのファンクションを 1 つの Arria 10 ALM に実装することができます LAB ローカル インターコネクトからの最大 8 データ入力は 組み合わせロジックの入力になります ALM は 完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンクションのさまざまな組み合わせをサポートできます Quartus Prime のコンパイラーは LUT への入力を自動的に選択します ノーマルモードの ALM はレジスターパッキングをサポートします 14

15 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -8: ノーマルモードの ALM また ここで示すものよりも入力数が少ないファンクションの組み合わせもサポートされています 例えば 次の入力数でのファンクションの組み合わせ (4 と 3 3 と 3 3 と 2 および 5 と 2) がサポートされます dataf0 datae0 datac dataa 4-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 datab datad datae1 dataf1 4-Input LUT combout1 datad datae1 dataf1 5-Input LUT combout1 dataf0 datae0 datac dataa datab datad datae1 dataf1 5-Input LUT 3-Input LUT combout0 combout1 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 datad datae1 dataf1 4-Input LUT combout1 datae1 dataf1 6-Input LUT combout1 1 つの ALM に 2 つの 5 入力ファンクションをパッキングする際 ファンクションは少なくとも 2 つの共通入力を有していなければなりません 共通入力は dataa と datab です 4 入力ファンクションと 5 入力ファンクションの組み合わせでは 1 つの共通入力 (dataa または datab のいずれか ) が必要です 1 つの ALM に 2 つの 6 入力ファンクションを実装する場合 4 入力を共有する必要があり 組み合わせファンクションは同じでなければなりません 使用頻度の低いデバイスでは Quartus Prime ソフトウェアを使用して 1 つの ALM に配置できるファンクションを別の ALM に実装することにより 最高のパフォーマンスの実現が可能です デバイスの使用率が高くなり始めると Quartus Prime ソフトウェアは自動的に Arria 10 の ALM を最大限に活用します Quartus Prime のコンパイラーは 共通入力を使用するファンクションまたは完全に独立したファンクションを自動的に検索して デバイスのリソースの効率的な使用のために 1 つの ALM に配置します 加えて ロケーション アサインメントの設定により 手動でリソース使用量をコントロールすることも可能です 15

16 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -9: ノーマルモードでの入力ファンクション labclk datae0 dataf1 dataa datab datac datad 6-Input LUT reg0 reg1 一般配線へ datae1 dataf0 これらの入力はレジスターパッキングで使用できます reg2 reg3 次の入力で 任意の 6 入力ファンクションを実装することができます dataa datab datac datad datae0 と dataf1 または datae1 と dataf0 datae0 と dataf1 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスター入力として 使用可能な datae1 入力または dataf0 入力のいずれかを使用することができます datae1 および dataf0 入力を使用する場合 次の出力が得られます register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスター入力として 使用可能な datae0 入力または dataf1 入力のいずれかを使用することができます 16

17 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 拡張 LUT モード 図 -10: Arria 10 デバイスの拡張 LUT モードでサポートされる 7 入力ファンクションのテンプレート labclk datae0 datae1 dataf0 dataa datab datac datad Extended LUT reg0 reg1 一般配線へ dataf1 この入力はレジスターパッキングで使用できます reg2 reg3 次の入力を使用して 7 入力ファンクションを単一の ALM に実装することができます dataa datab datac datad datae0 datae1 Dataf0 または dataf1 dataf0 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスター入力として dataf1 入力を使用することができます 17

18 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 演算モード dataf1 入力を使用する場合 次の出力が得られます register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスター入力として dataf0 入力を使用することができます 演算モードの ALM は 2 つの専用全加算器と共に 2 つの 4 入力 LUT を 2 組使用します 専用加算器は LUT がプリ加算ロジックを実行でき そのため 各加算器は 2 つの 4 入力ファンクションの出力を加算することができます ALM は組み合わせロジックの出力と加算器のキャリー出力の併用をサポートします この動作では 加算器の出力は無視されます 組み合わせロジックの出力と加算器を併用すると このモードが使用できるファンクションのリソースを最大 50% 節約します また 演算モードではクロックイネーブル カウンターイネーブル 同期アップ / ダウン コントロール 加算 / 減算コントロール 同期クリアー および同期ロードを提供します クロックイネーブル カウンターイネーブル 同期アップ / ダウン コントロール および加算 / 減算コントロールの各信号は LAB ローカル インターコネクトのデータ入力により生成されます これらのコントロール信号は ALM 内の 4 つの LUT 間で共有される入力に使用できます 同期クリアーオプションと同期ロードオプションは LAB 内のすべてのレジスターに影響する LAB ワイド信号です これらの信号は 各レジスターで個別にディスエーブルまたはイネーブルができます Quartus Prime ソフトウェアは カウンターで使用されていないレジスターを自動的に他の LAB に配置します 18

19 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 図 -11: Arria 10 デバイスの演算モードの ALM datae0 4-Input LUT carry_in adder0 dataf0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT adder1 reg1 一般配線へ dataf1 4-Input LUT reg2 carry_out reg3 キャリーチェーン キャリーチェーンは 演算モードまたは共有演算モードで 専用加算器間の高速キャリー ファンクションを提供します Arria 10 デバイスの 2 ビット キャリー選択機能は ALM 内のキャリーチェーンの伝播遅延を半減させます チャリーチェーンは LAB 内の最初の ALM または 5 番目の ALM のいずれかで開始することができます 最後のキャリーアウト信号は ALM に接続され そこでローカル ロウ カラムのいずれかのインターコネクトに供給されます 高ファンイン演算ファンクションが実装される場合に デバイス内で 1 つの小さな領域での配線の密集を防ぐため LAB は 次の LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用するキャリーチェーンをサポートすることができます これにより LAB 内の ALM の残り半分は ノーマルモードでより狭いファンイン ファンクションを実装する際に使用できます 最初の LAB 内の上位 5 つの ALM を使用するキャリーチェーンは カラム内で次の LAB の ALM の上半分に取り込みます また 最初の LAB 内の下位 5 つの ALM を使用するキャリーチェーンは カラム内で次の LAB の ALM の下半分に取り込みます なお LAB カラムの上半分と MLAB カラムの下半分をバイパスすることもできます Quartus Prime のコンパイラーは 複数の LAB を自動的にリンクさせることで 20 個以上の ALM ( 演算モードまたは共有演算モードでは 10 個の ALM ) で構成される長いキャリーチェーンを作成します フィッティング機能を強化するため 長いキャリーチェーンは垂直に並べ TriMatrix メモリーおよび DSP ブロックへの水平方向の接続を高速化することができます キャリーチェーンはカラム全体に延長できます 19

20 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 共有演算モード 共有演算モードの ALM は ALM 内に 3 入力加算機能を実装することができます このモードでは ALM は 4 つの 4 入力 LUT で構成されます 各 LUT は 3 入力の合計または 3 入力のキャリーのいずれかを計算します キャリー計算の出力は 共有演算チェーンと呼ばれる専用の接続を使用して次の加算器に供給されます 図 -12: Arria 10 デバイスにおける共有演算モードの ALM shared_arith_in carry_in labclk 4-Input LUT datae0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT reg1 一般配線へ 4-Input LUT reg2 shared_arith_out reg3 carry_out 共有演算チェーン 拡張演算モードで使用可能な共有演算チェーンは ALM による 3 入力加算器の実装を可能にします これにより 大きな加算器ツリーや相関器ファンクションを実装するにあたって必要なリソースが大幅に減少します 共有演算チェーンは LAB 内の最初の ALM または 6 番目の ALM のいずれかで開始することができます キャリーチェーンと同様に 代替 LAB カラム内の共有演算チェーンの上半分と下半分はバイパスが可能です この機能により 共有演算チェーンを LAB 内の ALM の半分でカスケード接続し 別の半分を幅の狭いファンイン ファンクションに使用できます すべての LAB でカラムの上半分はバイパス可能で また MLAB ではカラムの下半分がバイパス可能です Quartus Prime のコンパイラーは 複数の LAB を自動的にリンクさせることにより 20 個以上の ALM ( 演算モードまたは共有演算モードでは 10 個の ALM ) で構成される長い共有演算チェーンを作成します フィッティング機能を強化するため 長い共有演算チェーンは垂直に並べ TriMatrix メモリーおよび DSP ブロックへの水平方向の接続を高速化することができます 共有演算チェーンはカラム全体に延長することができます 20

21 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール 1.3 LAB 消費電力管理手法 1.4 改訂履歴 LAB 内のスタティックおよびダイナミック消費電力を 次の手法で管理します Arria 10 LAB は高性能モードまたは低消費電力モードで動作します Quartus Prime ソフトウェアは デザインに基づいて LAB の消費電力モードを自動的に最適化します クロック 特に LAB クロックは ダイナミック消費電力の大部分を消費します 各 LAB のクロックおよびクロックイネーブル信号はリンクされており 共有のゲートクロックで制御できます LAB ワイドのクロックイネーブル信号を使用で クロックツリーの全体をディスエーブルせずに LAB ワイドクロックのゲートができます レジスター済みのロジックの HDL コードでは クロックイネーブル構造を使用します Power Optimization chapter, Quartus Prime Handbook LAB 内のスタティック消費電力およびダイナミック消費電力の実装について より詳しい情報を提供します 日付 バージョン 変更内容 2017 年 3 月 商標を インテル へ変更 2016 年 10 月 項 LAB コントロール信号 にクロックソースの記述を追加 2015 年 11 月 表記を Quartus II から Quartus Prime へ変更 2013 年 12 月 初版 21

22 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック デバイス内のエンベデッド メモリー ブロックには柔軟性があり デザイン要件に合った最適な小規模メモリーアレイおよび大規模メモリーアレイを提供できるようデザインされています Arria 10 デバイス ハンドブック : 既知の問題 Arria 10 デバイス ハンドブックで更新を予定している箇所をリストします 2.1 エンベデッド メモリーの種類 Arria 10 デバイスには 2 種類のメモリーブロックが含まれています 20 Kb M20K ブロック 専用メモリーリソースのブロックです M20K ブロックは多数の独立したポートを提供しており 大規模なメモリーアレイに最適です 640 ビット メモリー ロジック アレイ ブロック (MLAB) 兼用ロジック アレイ ブロック (LAB) からコンフィグレーションされるエンハンスト メモリー ブロックで 幅が広くて深度の浅いメモリーアレイに最適です MLAB はデジタル信号処理 (DSP) アプリケーション 幅が広く深度の浅い FIFO バッファー およびフィルターの遅延ラインに使用するシフトレジスターの実装に最適化されています 各 MLAB は 10 個のアダプティブ ロジック モジュール (ALM) から構成されています Arria 10 デバイスでは これらの ALM を 10 個の 32 2 ブロックとしてコンフィグレーションし MLAB ごとに 1 つの シンプル デュアルポート SRAM ブロックを提供することが可能です embedded cell (EC) エンベデッド セルに関する情報を提供します Intel Corporation. 無断での引用 転載を禁じます Intel インテル Intel ロゴ Altera ARRIA CYCLONE ENPIRION MAX NIOS QUARTUS および STRATIX の名称およびロゴは アメリカ合衆国および / またはその他の国における Intel Corporation の商標です インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが インテル製品およびサービスは 予告なく変更される場合があります インテルが書面にて明示的に同意する場合を除き インテルはここに記載されたアプリケーション または いかなる情報 製品 またはサービスの使用によって生じるいっさいの責任を負いません インテル製品の顧客は 製品またはサービスを購入する前 および 公開済みの情報を信頼する前には デバイスの仕様を最新のバージョンにしておくことをお勧めします * その他の社名 製品名などは 一般に各社の表示 商標または登録商標です ISO 9001:2008 登録済

23 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック Arria 10 デバイスのエンベデッド メモリー容量 表 1. Arria 10 デバイスのエンベデッド メモリー容量と分配 M20K MLAB タイプ 製品ライン ブロック RAM ビット数 (Kb) ブロック RAM ビット数 (Kb) トータル RAM ビット数 (Kb) Arria 10 GX GX ,800 1,680 1,050 9,850 GX ,740 2,703 1,690 13,430 GX ,000 3,922 2,452 17,452 GX ,820 4,363 2,727 20,547 GX 480 1,431 28,620 6,662 4,164 32,784 GX 570 1,800 36,000 8,153 5,096 41,096 GX 660 2,131 42,620 9,260 5,788 48,408 GX 900 2,423 48,460 15,017 9,386 57,846 GX ,713 54,260 20,774 12,984 67,244 Arria 10 GT GT 900 2,423 48,460 15,017 9,386 57,846 GT ,713 54,260 20,774 12,984 67,244 Arria 10 SX SX ,800 1,680 1,050 9,850 SX ,740 2,703 1,690 13,430 SX ,000 3,922 2,452 17,452 SX ,820 4,363 2,727 20,547 SX 480 1,431 28,620 6,662 4,164 32,784 SX 570 1,800 36,000 8,153 5,096 41,096 SX 660 2,131 42,620 9,260 5,788 48, Arria 10 デバイスにおけるエンベデッド メモリー デザイン ガイドライン デザインを確実に作成するには いくつか考慮すべき事項があります 特に注記のない限り これらのデザイン ガイドラインはこのデバイスファミリーのすべてのバリアントに適用されます メモリーブロックの選択の検討事項 Quartus Prime ソフトウェアは デザインの速度とサイズの制約に基づいて ユーザー定義のメモリーを自動的にメモリーブロック内に分割します 例えば Quartus Prime ソフトウェアは デザインの性能を向上させるためにメモリーを複数の使用可能なメモリーブロックに分割します メモリーを手動で特定のブロックサイズに割り当てるには Parameter Editor の RAM IP コアを使用します MLAB では Quartus Prime ソフトウェアのエミュレーションを介してシングルポート SRAM を実装することができます エミュレーションの実行により 追加で使用するロジックリソースが最小限に抑えられます 23

24 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック MLAB は兼用アーキテクチャーであるため ブロック内ではデータ入力レジスター 出力レジスター および書き込みアドレスレジスターのみが使用可能です なお MLAB は ALM から読み取りアドレスジスターを取得します 注意 : Arria 10 デバイスでは Resource Property Editor と TimeQuest タイミング アナライザーが M20K ブロックの位置を EC_X<number>_Y<number>_N<number> として通知しますが 実際に割り当てられる位置は M20K_X<number>_Y<number>_N<number> です Embedded Cell (EC) は M20K ブロックのサブロケーションです ガイドライン : 外部の競合解決を実装する トゥルー デュアルポート RAM モードでは 同じメモリー位置に 2 つの書き込み動作の実行が可能です ただし メモリーブロックは内部に競合解決回路がありません このため アドレスに未知のデータが書き込まれることを防ぐには メモリーブロックに外部の競合解決ロジックを実装する必要があります ガイドライン : Read-During-Write 動作をカスタマイズする デザイン要件に合うように メモリーブロックの Read-During-Write 動作をカスタマイズします 図 -13: Read-During-Write のデータフロー 次の図は 使用可能な 2 つのタイプ ( 同一ポートと混合ポート ) の Read-During-Write 動作における違いを表しています Port A data in FPGA Device Port B data in Port A data out Port B data out 混合ポートデータフロー 同一ポートデータフロー 同一ポートの Read-During-Write モード 同一ポートの Read-During-Write モードは シングルポート RAM またはトゥルー デュアルポート RAM の同一ポートに適用されます 表 2. 同一ポート Read-During-Write モードでのエンベデッド メモリー ブロックの出力モード 次の表は 同一ポート Read-During-Write モードでエンベデッド メモリー ブロックを選択する際に使用可能な出力モードをリストしています 出力モードメモリータイプ説明 "new data" ( フロースルー ) M20K 新しいデータは 新しく書き込まれるデータと同じクロックサイクルの立ち上がりエッジで使用可能です "don't care" M20K MLAB RAM は Read-During-Write 動作で "don't care" の値を出力しま す 24

25 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -14: 同一ポートの Read-During-Write : New Data モード 次の図は new data モードでの同一ポート Read-During-Write 動作のサンプル機能波形を示しています clk_a address 0A 0B rden wren byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 A123 B456 C789 DDDD EEEE FFFF 混合ポートの Read-During-Write モード 混合ポートの Read-During-Write モードは 2 つのポートが同じクロックを使用して 同じメモリーアドレスで読み取りおよび書き込み動作を実行する ( 一方のポートがアドレスから読み取り 他方のポートがアドレスに書き込む ) シンプルおよびトゥルー デュアルポート RAM モードに適用されます 表 3. 混合ポート Read-During-Write モードでの RAM の出力モード 出力モードメモリータイプ説明 "new data" MLAB 異なるポートへの Read-During-Write 動作は レジスターされた MLAB 出力を生じ させ データが MLAB メモリーに書き込まれた後 次の立ち上がりエッジで "new data" を反映します このモードは 出力がレジスターされた場合にのみ使用可能です "new data" M20K MLAB 異なるポートへの Read-During-Write 動作により RAM 出力は特定のアドレスにあ る "new data" の値を反映します MLAB では このモードは出力がレジスターされた場合にのみ使用可能です don t care M20K MLAB RAM は don t care または unknown の値を出力します M20K メモリーでは Quartus Prime ソフトウェアは書き込み動作と読み取り動作間のタイミングを分析しません MLAB では Quartus Prime ソフトウェアはデフォルトで書き込み動作と読み取り動作間のタイミングを分析します この動作をディスエーブルするには Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time オプションをオンにします "constrained don't care" MLAB RAM は don t care または unknown の値を出力します Quartus Prime ソフトウェアは MLAB で書き込み動作と読み取り動作間のタイミングを分析します 25

26 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -15: 混合ポートの Read-During-Write : New Data モード 次の図は new data モードでの混合ポート Read-During-Write 動作のサンプル機能波形を示しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (synch) XXXX AAAA BBBB CCCC DDDD EEEE FFFF 図 -16: 混合ポートの Read-During-Write : Old Data モード 次の図は old data モードでの混合ポート Read-During-Write 動作のサンプル機能波形を示しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE 26

27 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -17: 混合ポートの Read-During-Write : Don t Care または Constrained Don t Care モード 次の図は don t care または constrained don t care モードの混合ポート Read-During-Write 動作のサンプル機能波形を示しています clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) デュアルポート RAM モードでは 入力レジスターが同じクロックを有する場合に混合ポートの Read- During-Write 動作がサポートされます エンベデッド メモリー (RAM : 1 ポート RAM : 2 ポート ROM : 1 ポート および ROM : 2 ポート ) ユーザーガイド ( 英語版 ) Read-During-Write 動作を制御する RAM IP コアについての詳細を提供します ガイドライン : パワーアップ状態およびメモリーの初期化 初期パワーアップ値を評価するロジックをデザインしている場合 次の表にリストしているように 異なるタイプのメモリーブロックのパワーアップ状態を考慮します 表 4. エンベデッド メモリー ブロックの初期パワーアップ値 メモリータイプ出力レジスターパワーアップ値 MLAB Used ゼロ ( クリアー ) Bypassed メモリー内容の読み取り M20K Used ゼロ ( クリアー ) Bypassed ゼロ ( クリアー ) デフォルトでは.mif を指定しない限り Quartus Prime ソフトウェアは Arria 10 デバイスの RAM セルをデフォルトで 0 ( ゼロ ) に初期化します すべてのメモリーブロックは.mif による初期化をサポートします デザインでメモリーをインスタンス化する際 Quartus Prime ソフトウェアで.mif ファイルを生成し RAM IP コアでそれらの使用を指定することができます メモリーが事前に初期化される ( 例えば.mif を使用する ) 場合でも 出力がクリアーされた状態でパワーアップします 27

28 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック エンベデッド メモリー (RAM : 1 ポート RAM : 2 ポート ROM : 1 ポート および ROM: 2 ポート ) ユーザーガイド ( 英語版 ).mif ファイルについての詳細を提供します Quartus Prime Handbook Volume 1: Design and Synthesis.mif ファイルについての詳細を提供します ガイドライン : クロッキングをコントロールして消費電力を削減する デザイン内の各メモリーブロックの AC 消費電力を削減します Arria 10 メモリーブロックのクロックイネーブルを使用して 各メモリーブロックのクロッキングを制御します 読み取りイネーブル信号を使用して 必要なときにのみ読み取り動作が実行されるようにします Read-During-Write が不要なデザインの場合 書き込み動作中またはメモリー動作が実行されていない間に読み取りイネーブル信号をディアサートすることで 消費電力を削減できます Quartus Prime ソフトウェアを使用して未使用のメモリーブロックを自動的に低消費電力モードにし スタティック消費電力を削減します 2.3 エンベデッド メモリーの機能 表 5. Arria 10 デバイスにおけるメモリー機能 次の表は エンベデッド メモリー ブロックでサポートされる機能を示しています 機能 M20K MLAB 最大動作周波数 730 MHz 700 MHz トータル RAM ビット数 ( パリティービットを含む ) 20, パリティービット可能 バイトイネーブル可能可能 パックモード可能 アドレス クロック イネーブル可能 シンプル デュアルポートのデータ幅混合可能 トゥルー デュアルポートのデータ幅混合可能 FIFO バッファーのデータ幅混合可能 メモリー初期化ファイル (.mif) 可能可能 混合クロックモード可能可能 完全同期メモリー可能可能 非同期メモリー フロースルー読み取りメモリー動作専 用 パワーアップ ステート出力ポートはクリアーされます 登録済みの出力ポート クリアー 未登録の出力ポート メモリー内容の読み取り 非同期クリアー出力レジスターと出力ラッチ出力レジスターと出力ラッチ 書き込み / 読み取り動作のトリガー立ち上がりクロックエッジ立ち上がりクロックエッジ continued... 28

29 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 機能 M20K MLAB 同一ポートの Read-During-Write 混合ポートの Read-During-Write ECC サポート 出力ポートは "new data" または "don't care" に設定されます 出力ポートは "old data" または "don't care" に設定されます Quartus Prime ソフトウェアを使用してソフト IP をサポートします x32 ビット幅シンプル デュアルポート モードのビルトインサポートを有します 出力ポートは "don't care" に設定されます 出力ポートは "old data" "new data" "don't care" または "constrained don't care" に設定されます Quartus Prime ソフトウェアを使用してソフト IP をサポートします エンベデッド メモリー (RAM : 1 ポート RAM : 2 ポート ROM : 1 ポート および ROM : 2 ポート ) ユーザーガイド ( 英語版 ) エンベデッド メモリー機能についての詳細を提供します 2.4 エンベデッド メモリー モード 表 6. エンベデッド メモリー ブロックでサポートされるメモリーモード 次の表は Arria 10 のエンベデッド メモリー ブロックでサポートされるメモリーモードをリストし 説明しています メモリーモード M20K サポート MLAB サポート 説明 シングルポート RAM 可能可能一度に 1 つの読み取り動作または書き込み動作を実行できます 書き込み動作中 読み取りイネーブルポートを使用して RAM 出力ポートの動作を制御します 直近のアクティブ読み取りイネーブル中に保持していた以前の値を継続して保持する 読み取りイネーブルポートを作成し 読み取りイネーブルポートがディアサートされた状態で書き込み動作を実行します 同じアドレス位置で Read-During-Write が実行される際 新しく書き込まれているデータ アドレスにある古いデータ または "Don't Care" の値を表示する 読み取りイネーブル信号を作成しないか あるいは書き込み動作中に読み取りイネーブルを有効にします シンプル デュアルポート RAM トゥルー デュアルポート RAM 可能 可能 書き込み動作がポート A 読み取り動作がポート B で実行されるような別の位置に対 し 読み取り動作と書き込み動作を 1 回ずつ同時に実行できます 可能 2 つの異なるクロック周波数で 2 つのポート動作の任意の組み合わせ ( 2 つの読み 取り 2 つの書き込み または 1 つの読み取りと 1 つの書き込み ) を実行できます シフトレジスター 可能 可能 メモリーブロックをシフトレジスター ブロックとして使用して ロジックセルと配線リソ ースを節約することができます これは 有限インパルス応答 (FIR) フィルター 擬似ランダム数発生器 マルチチャネル フィルタリング 自己相関関数および相互相関関数など ローカル データ ストレージを必要とする DSP アプリケーションに役立ちます 従来 ローカル データ ストレージは標準的なフリップフロップで実装されていたため 大きなシフトレジスターで多数のロジックセルを消費していました continued... 29

30 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック メモリーモード M20K サポート MLAB サポート 説明 入力データ幅 (w) タップの長さ (m) およびタップの数 (n) によってシフトレジスターの容量 (w m n) を決定します より大きなシフトレジスターを実装するためにメモリーブロックをカスケード接続することができます ROM 可能可能 ROM としてメモリーブロックを使用することができます.mif または.hex を使用してメモリーブロックの ROM の内容を初期化します ROM のアドレスラインは M20K ブロックでレジスターされますが MLAB ではレジスターされない場合があります 出力はレジスターすることも しないことも可能です 出力レジスターは非同期クリアーが可能です ROM の読み取り動作は シングルポート RAM コンフィグレーションでの読み取り動作と同じです FIFO 可能 可能 FIFO バッファーとしてメモリーブロックを使用することができます SCFIFO および DCFIFO メガファンクションを使用して デザイン内にシングルクロック非同期 FIFO バッファーとデュアルクロック非同期 FIFO バッファーを実装します 小規模で浅い FIFO バッファーを多数有するデザインでは MLAB は FIFO モードに最適です ただし MLAB は混合幅の FIFO モードをサポートしません 注意 : メモリー内容の破損を防ぐために 読み取りまたは書き込み動作中に すべてのメモリーブロック入力レジスターでセットアップまたはホールドタイムに違反しないでください これは シングルポート RAM シンプル デュアルポート RAM トゥルー デュアルポート RAM または ROM モードでメモリーブロックを使用する場合に適用できます エンベデッド メモリー (RAM : 1 ポート RAM : 2 ポート ROM : 1 ポート および ROM : 2 ポート ) ユーザーガイド ( 英語版 ) メモリーモードについての詳細を提供します RAM ベース シフト レジスター (ALTSHIFT_TAPS) メガファンクションのユーザーガイド ( 英語版 ) シフト レジスター モードの実装についての詳細を提供します DCFIFO および DCFIFO IP コア ユーザーガイド ( 英語版 ) FIFO バッファーの実装についての詳細を提供します シングルポート モードでのエンベデッド メモリー コンフィグレーション 表 7. Arria 10 デバイスにおけるシングルポート エンベデッド メモリーでのコンフィグレーション 次の表は シングルポート RAM モードおよび ROM モードでサポートされる最大のコンフィグレーションを示しています メモリーブロック 深度 ( ビット ) プログラム可能な幅 MLAB 32 X16 x18 または x20 64 (1) x8 x9 x10 M20K 512 x40 x32 1K x20 x16 2K x10 8 continued... (1) ソフトウェア エミュレーションによってサポートされ 追加の MLAB ブロックを消費します 30

31 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック メモリーブロック深度 ( ビット ) プログラム可能な幅 4K 8K 16K x5 x4 x2 x デュアルポート モードでのエンベデッド メモリー コンフィグレーション 表 8. シンプル デュアルポート モードでのメモリー コンフィグレーション 次の表は シンプル デュアルポート RAM モードでのメモリー コンフィグレーションをリストしています 混合幅のコンフィグレーションは M20K ブロックでのみサポートされます 読み取りポート 書き込みポート 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K K 1 可能 可能 可能 可能 可能 可能 8K 2 可能 可能 可能 可能 可能 可能 4K 4 可能 可能 可能 可能 可能 可能 4K 5 可能 可能 可能 可能 2K 8 可能 可能 可能 可能 可能 可能 2K 10 可能 可能 可能 可能 1K 16 可能 可能 可能 可能 可能 可能 1K 20 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 表 9. トゥルー デュアルポート モードでのメモリー コンフィグレーション この表は トゥルー デュアルポート RAM でのメモリー コンフィグレーションをリストしています 混合幅のコンフィグレーションは M20K ブロックでのみサポートされています ポート A ポート B 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K 20 16K 1 可能 可能 可能 可能 可能 8K 2 可能 可能 可能 可能 可能 4K 4 可能 可能 可能 可能 可能 4K 5 可能 可能 可能 2K 8 可能 可能 可能 可能 可能 2K 10 可能 可能 可能 1K 16 可能 可能 可能 可能 可能 1K 20 可能 可能 可能 31

32 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 2.5 エンベデッド メモリーのクロッキング モード この項では Arria 10 メモリーブロックでのクロッキング モードについて説明します 注意 : メモリー内容の破損を防ぐために 読み取りまたは書き込み動作中に すべてのメモリーブロック入力レジスターでセットアップまたはホールドタイムに違反しないでください 各メモリーモードでのクロッキング モード 表 10. 各メモリーモードでサポートされるメモリーブロックのクロッキング モード クロッキング モード メモリーモード シングルポート シンプル デュアルポート トゥルー デュアルポート ROM FIFO シングル クロック モード可能可能可能可能可能 読み取り / 書き込みクロックモード 可能 可能 入力 / 出力クロックモード可能可能可能可能 独立クロックモード 可能可能 注意 : MLAB ブロックの書き込みアドレス バイトイネーブル およびデータ入力レジスターではクロックイネーブル信号はサポートされません シングル クロック モード シングル クロック モードでは シングルクロックはクロックイネーブルと併用してメモリーブロックのすべてのレジスターを制御します 読み取り / 書き込みクロックモード 読み取り / 書き込みクロックモードでは 各読み取りポートと書き込みポートに個別のクロックが使用できます 読み取りクロックはデータ出力 読み取りアドレス および読み取りイネーブルレジスターを制御します 書き込みクロックはデータ入力 書き込みアドレス 書き込みイネーブル およびバイト イネーブル レジスターを制御します 入力 / 出力クロックモード 入力 / 出力クロックモードでは 各入力ポートと出力ポートに個別のクロックが使用できます 入力クロックは データ アドレス バイトイネーブル 読み取りイネーブル および書き込みイネーブルを含むメモリーブロックへのデータ入力に関係するすべてのレジスターを制御します 出力クロックはデータ出力レジスターを制御します 独立クロックモード 独立クロックモードでは 各ポート (A および B) に個別のクロックが使用できます クロック A はポート A 側のすべてのレジスターを制御します クロック B はポート B 側のすべてのレジスターを制御します 注意 : 消費電力を節約するために 異なる入力および出力レジスターに独立クロックイネーブルを作成し 特定のレジスターのシャットダウンを制御することができます 使用する独立クロックイネーブルを設定するには Parameter Editor で More Options ( クロック イネーブル オプションの隣 ) をクリックします 32

33 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック クロッキング モードでの非同期クリアー 非同期クリアーは すべてのクロッキング モードで出力ラッチと出力レジスターにのみ使用できます なお 独立クロックモードでは 非同期クリアーは両ポートに適用可能です 同時の読み取り / 書き込みでの出力読み取りデータ 読み取り / 書き込みクロックモードを使用して同じアドレス位置に同時に読み取り / 書き込みを実行する場合 出力読み取りデータは不明な値となります 出力読み取りデータが既知の値として必要な場合は シングル クロック モードまたは入力 / 出力クロックモードを使用して IP コア Parameter Editor で適切な Read-During-Write 動作を選択します クロッキング モードでの独立クロックイネーブル 独立クロックイネーブルは 次のクロッキング モードでサポートされます 読み取り / 書き込みクロックモード 読み取りおよび書き込みクロックの両方でサポートされます 独立クロックモード 両ポートのレジスターでサポートされます 消費電力を節約するには クロックイネーブルを使用して特定のレジスターのシャットダウンを制御してください 28 ページのガイドライン : クロッキングをコントロールして消費電力を削減する 2.6 メモリーブロックでのパリティービット M20K ブロックでのパリティービットのサポートについて 次の表で説明します パリティービットは データ幅 ( ビット および 39 ) の各 4 データ ビットに関連付けられた 5 番目のビットです 非パリティーデータ幅では 読み取りまたは書き込み動作中 パリティービットはスキップされます パリティー機能はパリティービット上で実行されません 33

34 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 2.7 エンベデッド メモリー ブロックでのバイトイネーブル エンベデッド メモリー ブロックはバイト イネーブル コントロールをサポートします バイト イネーブル コントロールは データの特定のバイトのみが書き込まれるよう入力データをマスクします 書き込まれないバイトは以前に書き込まれた値を保持します 書き込みイネーブル (wren) 信号は バイトイネーブル (byteena) 信号と共に RAM ブロック上の書き込み動作を制御します デフォルトでは byteena 信号は High ( イネーブル ) となっており 書き込み動作は wren 信号によってのみ制御されます バイト イネーブル レジスターは clear ポートを有しません パリティービットを使用している場合 M20K ブロックでは バイトイネーブル機能は 8 データ ビットと 2 パリティー ビットを制御します MLAB では バイトイネーブル機能は最も広いモードで 10 ビットすべてを制御します バイトイネーブルは 1 ホット形式で動作します byteena 信号の LSB はデータバスの LSB に対応します バイトイネーブルはアクティブ High です メモリーブロックでのバイト イネーブル コントロール 表 11. X20 データ幅の byteena コントロール byteena[1:0] 書き込まれるデータビット 11 ( デフォルト ) [19:10] [9:0] 10 [19:10] 01 [9:0] 表 12. x40 データ幅の byteena コントロール byteena[3:0] 書き込まれるデータビット 1111 ( デフォルト ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 0100 [29:20] 0010 [19:10] 0001 [9:0] データバイト出力 M20K ブロックまたは MLAB では バイトイネーブル ビットを 0 にセットすると エンベデッド メモリー IP は対応するデータバイト出力を don't care 値にセットします オプションの Get X's for write masked bytes instead of old data when byte enable が常に選択されている必要があります 34

35 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック RAM ブロックの動作 図 -18: バイトイネーブル機能の波形 この図は wren 信号と byteena 信号が RAM ブロックの動作を制御する方法を示しています inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF 2.8 メモリーブロックのパックモード サポート M20K メモリーブロックはパックモードをサポートします パックモード機能は 独立した 2 つのシングルポート RAM ブロックを 1 つのメモリーブロックにパックします Quartus Prime ソフトウェアは ロジカル RAM ブロックをトゥルー デュアルポート モードにし アドレスの MSB を使用して 2 つのロジカル RAM ブロックを区別することで 必要に応じてパックモードを自動的に実装します 独立した各シングルポート RAM の容量は ターゲットブロックの容量の半分以下でなければなりません 2.9 メモリーブロックのアドレス クロック イネーブルのサポート エンベデッド メモリー ブロックはアドレス クロック イネーブルをサポートし 信号がイネーブルされている間 以前のアドレス値 (addressstall = 1) を保持します メモリーブロックがデュアルポート モードでコンフィグレーションされると 各ポートは独自の独立したアドレス クロック イネーブルを有します アドレス クロック イネーブル信号のデフォルト値は Low ( ディスエーブル ) です 35

36 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -19: アドレス クロック イネーブル この図は アドレス クロック イネーブルのブロック図を示しています アドレス クロック イネーブルは ポート名 addressstall で参照されます address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 図 -20: 読み取りサイクル中のアドレス クロック イネーブルの波形 この図は 読み取りサイクル時のアドレス クロック イネーブルの波形を示しています inclock rdaddress rden a0 a1 a2 a3 a4 a5 a6 addressstall latched address (inside memory) q (synch) an a0 a1 a4 a5 doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5 36

37 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -21: 書き込みサイクル中のアドレス クロック イネーブルの波形この図は 書き込みサイクル時のアドレス クロック イネーブルの波形を示しています inclock wraddress a0 a1 a2 a3 a4 a5 a6 data wren addressstall latched address (inside memory) contents at a0 contents at a1 contents at a2 contents at a3 contents at a4 contents at a5 an a0 a1 a4 a5 XX XX XX XX XX XX メモリーブロックの非同期クリアー M20K メモリー ブロックは 出力ラッチおよび出力レジスターの非同期クリアーをサポートします RAM が出力レジスターを使用していない場合でも 出力ラッチの非同期クリアーを使用して RAM 出力をクリアーします このクリアーは非同期信号であり 任意の時点で生成されます クリアーパルスは 内部ロジックによって出力クロックの次の立ち上がりエッジまで拡張されます クリアーがアサートされると 出力がクリアーされ 次の読み取りサイクルまでクリアーされたままです 図 -22: Arria 10 デバイスにおける出力ラッチのクリアー ( 非 ECC モード ) clk rden aclr clr at latch out D 0 D 1 D 2 37

38 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -23: Arria 10 デバイスにおける出力ラッチのクリアー (ECC モード ) cken clk rden aclr clr at latch out D 0 D 0 D 1 D メモリーブロックの誤り訂正コードのサポート ECC は メモリーの出力時にデータのエラーを検出し 訂正することを可能にします ECC は 32 ビット ワードでシングル エラー (1 ビット エラー ) 訂正 ダブル隣接エラー ( 隣接する 2 ビット エラー ) 訂正 およびトリプル隣接エラー ( 隣接する 3 ビット エラー ) 検出を実行することができます ただし ECC は 4 つ以上のエラーを検出することはできません 32 幅シンプル デュアルポート モードでは M20K ブロックは ECC のビルトインのサポートを有します ECC が有効になっている場合は M20K は ECC シンプル デュアルポート モード以外よりも動作が遅くなります しかしながら オプショナルの ECC パイプライン レジスターを出力デコーダーの手前で有効にすることで 1 サイクルのレイテンシーを追加しつつ パイプライン ECC モード以外との比較においてより高い性能を実現できます M20K の ECC ステータスは e ( エラー ) と ue ( 訂正不可能なエラー ) の 2 つの ECC ステータスフラグ信号を用いて伝達されます これらのステータスフラグはメモリーブロックからの標準の出力の一部です ECC を使用する際には ECC ステータスフラグが 2 つのパリティービットと置き換わるため これらのビットにはアクセスできません メモリーブロック誤り訂正コードのサポート 誤り訂正コードの真理値表 表 13. ECC ステータスフラグの真理値表 e ( エラー ) eccstatus[1] ue ( 訂正不可能なエラー ) eccstatus[0] ステータス 0 0 エラーなし 0 1 無効 1 0 訂正可能なエラーが発生し エラーは出力で訂正されました ただし メ モリーアレイは更新されていません 1 1 訂正不可能なエラーが発生し 出力に訂正不可能なデータが表示され ます ECC を有効にする場合は 次に注意してください バイトイネーブル機能は使用できません Read-During-Write の古いデータモードはサポートされません 38

39 2 Arria 10 デバイスにおけるエンベデッド メモリー ブロック 図 -24: M20K メモリーでの ECC のブロック図 Status Flag Generation Input Register 32 ECC Encoder 32 8 Memory Array 40 Optional 40 Pipeline Register 40 ECC Decoder 38 Output Register 2.12 改訂履歴 日付バージョン変更内容 2017 年 3 月 商標を インテル へ変更 Arria 10 デバイスの表のメモリー機能で 誤り訂正コード (ECC) のサポート機能の MLAB でのパーティービットのサポートを削除 項 パーティービット の MLAB ブロックでのパーティービットのサポートを削除 2016 年 10 月 MLAB ブロックでのアドレス クロック イネーブルのサポートを削除 2015 年 12 月 Arria 10 GX 660 の M20K メモリーブロックの数を 2133 から 2131 へ 48,448 Kb から 48,408 Kb までの RAM ビット数の合計を修正し 更新 2015 年 11 月 項 シングルポート モードでのエンベデッド メモリーのコンフィグレーション と デュアルポート モードでのエンベデッド メモリーのコンフィグレーション のを更新 項 データバイト出力 の記述を更新 表 エンベデッド メモリー容量と分配 を更新 表記を Quartus II から Quartus Prime へ変更 2015 年 6 月 各リンク先を更新 2015 年 5 月 Mega Wizard Plug-In Manager を IP コア Parameter Editor へ更新 メガファンクションを IP コアへ更新 2014 年 8 月 ECC モードの出力ラッチのクリアーに新しいタイミング図を追加 2013 年 12 月 初版 Arria 10 デバイスにおいて Resource Property Editor と TimeQuest タイミング アナライザーが M20K ブロックの位置を EC_X<number>_Y<number>_N<number> として通知することを明記する注釈を追加 Arria 10 GX 660 および Arria 10 SX 660 の M20K ブロック内の RAM ビット値を更新 39

40 3 Arria 10 デバイスにおける可変精度 DSP ブロック この章では 高性能デジタル信号処理 (DSP) アプリケーションでより高いビット精度をサポートするにあたって Arria 10 デバイスの可変精度 DSP ブロックがどのように最適化されるかについて説明します 3.1 Arria 10 デバイスでサポートされる動作モード 表 14. Arria 10 デバイスの可変精度 DSP ブロックでサポートされる動作モードと機能 可変精度 DSP ブロックのリソース 動作モード サポートされる動作インスタンス プリアダーのサポート 係数のサポート 入力カスケードのサポート チェーンインのサポート チェーンアウトのサポート 1 つの可変精度 DSP ブロック 1 つの可変精度 DSP ブロック 固定小数点独立 18 x 19 乗算 固定小数点独立 27 x 27 乗算 固定小数点の 2 つの 18 x 19 乗算加算器モード 36 ビット入力に加算する固定小数点 18 x 18 乗算加算器 固定小数点 18 x 19 シストリック モード 浮動小数点乗算モード 浮動小数点加算器または減算モード 浮動小数点乗算加算器または減算モード 浮動小数点乗算器累積モード 2 可能 可能 可能 (2) 不可能 不可能 1 可能 可能 可能 (3) 可能 可能 1 可能 可能 可能 (2) 可能 可能 1 不可能 不可能 不可能 可能 可能 1 可能 可能 可能 (2) 可能 可能 1 不可能 不可能 不可能 不可能 可能 1 不可能 不可能 不可能 不可能 可能 1 不可能 不可能 不可能 可能 可能 1 不可能 不可能 不可能 不可能 可能 continued... (2) プリアダーへの 2 つの入力それぞれが 18 ビットの最大幅を有します 入力カスケードがプリアダー入力の 1 つを供給するために使用される場合 入力カスケードの最大幅は 18 ビットです (3) プリアダー機能をイネーブルする場合 入力カスケードのサポートは使用できません Intel Corporation. 無断での引用 転載を禁じます Intel インテル Intel ロゴ Altera ARRIA CYCLONE ENPIRION MAX NIOS QUARTUS および STRATIX の名称およびロゴは アメリカ合衆国および / またはその他の国における Intel Corporation の商標です インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが インテル製品およびサービスは 予告なく変更される場合があります インテルが書面にて明示的に同意する場合を除き インテルはここに記載されたアプリケーション または いかなる情報 製品 またはサービスの使用によって生じるいっさいの責任を負いません インテル製品の顧客は 製品またはサービスを購入する前 および 公開済みの情報を信頼する前には デバイスの仕様を最新のバージョンにしておくことをお勧めします * その他の社名 製品名などは 一般に各社の表示 商標または登録商標です ISO 9001:2008 登録済

41 3 Arria 10 デバイスにおける可変精度 DSP ブロック 可変精度 DSP ブロックのリソース 動作モード サポートされる動作インスタンス プリアダーのサポート 係数のサポート 入力カスケードのサポート チェーンインのサポート チェーンアウトのサポート 2 つの可変精度 DSP ブロック 浮動小数点ベクター 1 モード 浮動小数点ベクター 2 モード 複素数 18x19 乗算 1 不可能不可能不可能可能可能 1 不可能不可能不可能可能可能 1 不可能不可能可能不可能不可能 表 15. Arria 10 デバイスの可変精度 DSP ブロックの動作モードとダイナミック コントロール機能の組み合わせ 可変精度 DSP ブロックのリソース 動作モード ダイナミック ACCUMULATE ダイナミック LOADCONST ダイナミック SUB ダイナミック NEGATE 1 つの可変精度 DSP ブロック 固定小数点独立 18 x 19 乗算 固定小数点独立 27 x 27 乗算 固定小数点の 2 つの 18 x 19 乗算加算器モード 36 ビット入力に加算する固定小数点 18 x 18 乗算加算器 固定小数点 18 x 19 シストリック モード 不可能 不可能 不可能 不可能 可能 可能 不可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 可能 浮動小数点乗算モード不可能不可能不可能不可能 浮動小数点加算器または減算モード 浮動小数点乗算加算器または減算モード 浮動小数点乗算器累積モード 浮動小数点ベクター 1 モード 浮動小数点ベクター 2 モード 不可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 不可能 2 つの可変精度 DSP ブロック 複素数 18 x 19 乗算不可能不可能不可能不可能 特性 Arria 10 の可変精度 DSP ブロックは 固定小数点演算と浮動小数点演算をサポートしています 41

42 3 Arria 10 デバイスにおける可変精度 DSP ブロック 固定小数点演算の機能 高性能 最適化された消費電力と 完全にレジスター化された乗算演算 18 ビットと 27 ビットのワード長 DSP ブロックごとに 2 つの 18 x 19 乗算器または 1 つの 27 x 27 乗算器 乗算結果を組合わるためのビルトインの加算 減算 および 64 ビットのダブル累算レジスター プリアダーが無効にされている際の 19 ビットまたは 27 ビットのカスケード接続 およびプリアダーがアプリケーションをフィルターするためにタップ ディレイ ラインを形成する使用する際の 18 ビットのカスケード接続 外部ロジックのサポートなしでブロックからブロックへ出力結果を伝播する 64 ビット出力バスのカスケード 対称フィルター向け 19 ビットモードおよび 27 ビットモードでサポートされるハード前置加算器 フィルター実装向け 18 ビットおよび 27 ビットの両モードの内部係数レジスターバンク 分割された出力加算器を使用する 18 ビットおよび 27 ビットのシストリック有限インパルス応答 (FIR) フィルター バイアス丸めサポート 浮動小数点演算の機能 乗算 加算 減算 積和 および積差をサポートする完全にハード化されたアーキテクチャー 累積機能とダイナミック アキュムレーター リセット コントロールを持つ乗算 カスケード加算機能を持つ乗算 カスケード減算機能を持つ乗算 複素数乗算 ダイレクト ベクター ドット積 シストリック FIR モード Arria 10 デバイス ハンドブック : 既知の問題 Arria 10 デバイス ハンドブックで更新を予定している箇所をリストします Arria 10 デバイスの概要 - 可変制度 DSP ブロック ( 英語版 ) 各 Arria 10 デバイスにおける乗算器の数に関する詳細を提供します 3.2 リソース 表 16. Arria 10 デバイスにおける固定小数点演算に向けたリソース 次の表は 各 Arria 10 デバイスの可変精度 DSP リソースをビット単位でリストしています バリアント製品ライン可変精度 DSP ブロック 独立した入力および出力乗算演算子 乗算乗算 Multiplier Adder Sum モード ビット入力で加算される乗算加算器 Arria 10 GX GX GX continued... 42

43 3 Arria 10 デバイスにおける可変精度 DSP ブロック バリアント製品ライン可変精度 DSP ブロック 独立した入力および出力乗算演算子 乗算乗算 Multiplier Adder Sum モード ビット入力で加算される乗算加算器 GX , GX , GX 480 1,368 2,736 1,368 1,368 1,368 GX 570 1,523 3,046 1,523 1,523 1,523 GX 660 1,687 3,374 1,687 1,687 1,687 GX 900 1,518 3,036 1,518 1,518 1,518 GX ,518 3,036 1,518 1,518 1,518 Arria 10 GT GT 900 1,518 3,036 1,518 1,518 1,518 GT ,518 3,036 1,518 1,518 1,518 Arria 10 SX SX SX SX , SX , SX 480 1,368 2,736 1,368 1,368 1,368 SX 570 1,523 3,046 1,523 1,523 1,523 SX 660 1,687 3,374 1,687 1,687 1,687 表 17. Arria 10 デバイスにおける浮動小数点演算に向けたリソース 次の表は 各 Arria 10 デバイスの可変精度 DSP リソースをビット単位でリストしています バリアント製品ライン可変精度 DSP ブロック Single Precision Floating- Point Multiplicatio n モード Single-Precision Floating-Point Adder モード Single- Precision Floating- Point Multiply Accumulate モード ピーク ギガ単位での 1 秒あたりの浮動小数点演算回数 (GFLOPS) Arria 10 GX GX GX GX GX GX 480 1,369 1,368 1,368 1,368 1,231 GX 570 1,523 1,523 1,523 1,523 1,371 GX 660 1,688 1,687 1,687 1,687 1,518 GX 900 1,518 1,518 1,518 1,518 1,366 GX ,518 1,518 1,518 1,518 1,366 Arria 10 GT GT 900 1,518 1,518 1,518 1,518 1,366 GT ,518 1,518 1,518 1,518 1,366 continued... 43

44 3 Arria 10 デバイスにおける可変精度 DSP ブロック バリアント製品ライン可変精度 DSP ブロック Single Precision Floating- Point Multiplicatio n モード Single-Precision Floating-Point Adder モード Single- Precision Floating- Point Multiply Accumulate モード ピーク ギガ単位での 1 秒あたりの浮動小数点演算回数 (GFLOPS) Arria 10 SX SX SX SX SX SX 480 1,369 1,368 1,368 1,368 1,231 SX 570 1,523 1,523 1,523 1,523 1,371 SX 660 1,688 1,687 1,687 1,687 1, デザインの検討事項 デザインにあたって次の要素を考慮する必要があります 表 18. デザインの検討事項 DSP 実装固定小数点演算浮動小数点演算 デザインの要素 動作モード 内部係数とプリアダー アキュムレーター チェーンアウト加算器 動作モード チェーンアウト加算器 Quartus Prime ソフトウェアは Arria 10 デバイスに DSP を実装するために 次のデザイン テンプレートを提供します 表 19. Arria 10 デバイスで使用可能な DSP デザインのテンプレート オプションモード 使用可能なデザイン テンプレート 18 x 18 独立乗算器モードプリアダーと係数を有する 1 つの乗算器 27 x 27 独立乗算器モード ダイナミック NEGATE を有する M27x27 プリアダーと係数を有する M27x27 入力カスケード 出力チェーン アキュムレーター ダブル アキュムレーター およびプリロード定数を有する M27x27 Multiplier Adder Sum モード ダイナミック SUB とダイナミック NEGATE を有する M18x19_sumof2 プリアダーと係数を有する M18x19_sumof2 入力カスケード 出力チェーニング アキュムレーター ダブル アキュムレーター プリロード定数を有する M18x19_sumof2 36 ビット入力に加算する 18 x 19 乗算モード ダイナミック SUB とダイナミック NEGATE を持つ M18x19_plus36 入力カスケード 出力チェーン アキュムレーター ダブル アキュムレーター プリロード定数を有する M18x19_plus36 18 ビットのシストリック FIR モード プリアダーと係数を有する M18x19_systolic 入力カスケード 出力チェーン アキュムレーター ダブル アキュムレーター プリロード定数を有する M18x19_systolic 44

45 3 Arria 10 デバイスにおける可変精度 DSP ブロック 次の手順でデザイン テンプレートが取得できます 1. Quartus Prime ソフトウェアで 新しい Verilog HDL または VHDL のファイルを開きます 2. Edit タブで Insert Template をクリックします 3. Insert Template ウィンドウのプロンプトで Verilog HDL または VHDL のどちらか好ましいデザイン言語を選択します 4. Full Designs をクリックし オプションを開けます 5. オプションで Arithmetic > DSP Features > > DSP Features for 20-nm Device をクリックします 6. システム要件に合うデザイン テンプレートを選択して Insert をクリックし デザインテンプレートを新しい.v または.vhd ファイルに追加します 動作モード Quartus Prime ソフトウェアには 乗算器の動作モードを制御するために使用できる IP コアが含まれます IP Catalog でパラメーター設定を入力すると Quartus Prime ソフトウェアは自動的に可変精度 DSP ブロックをコンフィグレーションします また 可変精度 DSP ブロックは DSP Builder for インテル FPGA と OpenCL を使用して実装することもできます 表 20. 動作モード 固定小数点演算 インテルは Arria 10 の可変精度 DSP ブロックの各種のモードをデザインに実装するにあたり Quartus Prime DSP IP コアと HDL 推測の 2 つの方法を提供します 固定小数点演算実装の Arria 10 の可変精度 DSP ブロックでは 次の Quartus Prime IP コアがサポートされます ALTERA_MULT_ADD ALTMULT_COMPLEX Arria 10 Native Fixed Point DSP IP コア 浮動小数点演算 インテルは Arria 10 の可変精度 DSP ブロックの各種のモードをデザインに実装するにあたり Quartus Prime DSP IP コアを使用する 1 つの方法を提供します 浮動小数点演算実装の Arria 10 の可変精度 DSP ブロックでは 次の Quartus Prime IP コアがサポートされます ALTERA_FP_FUNCTIONS Arria 10 Native Floating Point DSP IP コア Introduction to Intel FPGA IP Cores Integer Arithmetic Megafunctions User Guide Floating-Point Megafunctions User Guide - ALTERA_FP_FUNCTIONS IP Core Quartus Prime Software Help Arria 10 Native Fixed Point DSP IP User Guide 固定小数点演算での内部係数とプリアダー プリアダー機能で入力レジスターをイネーブルする場合 すべての入力レジスターは同じクロック設定である必要があります また プリアダー機能をイネーブルする場合 入力カスケードサポートは 18 ビット モードでのみ使用可能です 18 ビットおよび 27 ビットのモードでは 係数機能とプリアダー機能を個別に使用することができます 45

46 3 Arria 10 デバイスにおける可変精度 DSP ブロック 内部係数機能が 18 ビット モードでイネーブルされている場合 上部と下部の係数の両方をイネーブルにする必要があります また プリアダー機能が 18 ビット モードでイネーブルされている場合 上部と下部のプリアダーの両方をイネーブルにする必要があります 固定小数点演算でのアキュムレーター Arria 10 デバイスのアキュムレーターは 出力レジスターバンクとアキュムレーターの間に位置する 64 ビットのダブル累算レジスターをイネーブルすることで ダブル累算をサポートします チェーンアウト加算器 表 21. チェーンアウト加算器 固定小数点演算 出力チェーンパスを使用して 他の DSP ブロックからの結果を加算できます 浮動小数点演算 出力チェーンパスを使用して 他の DSP ブロックからの結果を加算できます 次の特定の動作モードへのサポートします 積和モードまたは積差モード ベクター 1 モード ベクター 2 モード 3.4 ブロック アーキテクチャー Arria 10 の可変精度 DSP ブロックは次の要素で構成されています 表 22. ブロック アーキテクチャー DSP 実装固定小数点演算浮動小数点演算 ブロック アーキテクチャー 入力レジスターバンク パイプライン レジスター プリアダー 内部係数 乗算器 加算器 アキュムレーターとチェーンアウト加算器 シストリック レジスター ダブル累算レジスター 出力レジスターバンク 入力レジスターバンク パイプライン レジスター 乗算器 加算器 アキュムレーターとチェーンアウト加算器 出力レジスターバンク 可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィグレーションされない場合 両方のシストリック レジスターがバイパスされます 46

47 3 Arria 10 デバイスにおける可変精度 DSP ブロック 図 -25: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック アーキテクチャー (18 x 19 モード ) scanin CLK[2..0] ENA[2..0] ACLR[1..0] chainin[63..0] イネーブルされると シストリック レジスターは出力レジスターバンクとして同じクロックソースでクロックされます LOADCONST ACCUMULATE NEGATE SUB Pre-Adder Multiplier Systolic Register Constant dataa_y0[18..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] datab_y1[18..0] datab_z1[17..0] datab_x1[17..0] COEFSELB[2..0] Input Register Bank Pipleine Register Pre-Adder +/- +/- +/- +/- Systolic Registers Internal Coefficient x Multiplier x Adder + Chainout adder/ accumulator Output Register Bank Double Accumulation Register Resulta_[63:0] Resultb_[36:0] Internal Coefficient scanout chainout[63..0] 図 -26: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック アーキテクチャー (27 x 27 モード ) chainin[63..0] LOADCONST ACCUMULATE NEG Constant dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Input Register Bank Pipeline Register Pre-Adder +/- Multiplier x +/- Chainout Adder/ Accumulator + Double Accumulation Register Internal Coefficients Output Register Bank 64 Result[63..0] chainout[63..0] 47

48 3 Arria 10 デバイスにおける可変精度 DSP ブロック 図 -27: Arria 10 デバイスにおける浮動小数点演算の可変精度 DSP ブロック アーキテクチャー chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Pipeline Register Pipeline Register Adder Output Register Bank result[31:0] chainout[31:0] 入力レジスターバンク 表 23. 入力レジスターバンク 固定小数点演算 データ ダイナミック コントロール信号 遅延レジスターの 2 セット 浮動小数点演算 データ ダイナミック ACCUMULATE コントロール信号 DSP ブロック内のすべてのレジスターは ポジティブエッジでトリガーされ パワーアップ時にクリアーされます 各乗算器オペランドは 入力レジスターをバイパスして直接入力レジスターまたは乗算器を供給することができます 次の可変精度 DSP ブロック信号は 可変精度 DSP ブロック内の入力レジスターを制御します CLK[2..0] ENA[2..0] ACLR[0] 固定小数点演算の 18 x 19 モードでは 入力カスケードとチェーンアウト機能の両方を使用する場合 遅延レジスターを使用してレイテンシー要件のバランスが図れます タップ遅延ライン機能を使用すると 一般配線またはカスケードチェーンから乗算器入力の上位レグ 固定小数点演算 18 x 19 モードの dataa_y0 と datab_y1 および固定小数点演算 27 x 27 モードのみの dataa_y0 が駆動できます 固定小数点演算の遅延レジスターの 2 セット 固定小数点演算の 18 x 19 モードで使用可能な 入力カスケードチェーンに沿った 2 つの遅延レジスターは 上位遅延レジスターと下位遅延レジスターになります 遅延レジスターは 36 ビット入力と 27 x 27 モードに加算する 18 x 19 乗算ではサポートされません 48