Xilinx XAPP622 : 644 MHz SDR LVDS トランスミッタ /レシーバ

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よしおふじがわ
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1 アプリケーションノート : Virtex-II シリーズ 644-MHz SD LVDS トランスミッタ / レシーバ XAPP622 (v1.7) 2004 年 4 月 27 日概要このアプリケーションノートでは 1 ペアのクロックと 16 ペアのデータチャネルの合計 17 ペアの低電圧差動信号伝送 (LVDS) を使用した最大 644 MHz で動作するシングルデータレート (SD) トランスミッタおよびレシーバについて説明しますこのデザインは Virtex-II および Virtex-II Pro にインプリメントできますこのアプリケーションノートに関連する Virtex-II および Virtex-II Pro デバイスのデザイン情報および要件の詳細は表 12 を参照してください添付のリファレンスデザインファイルには Virtex-II XC2V3000-FF スピードグレードのデバイスを対象にしたインプリメンテーションの例が含まれていますこのリファレンスデザインにはエンベデッドロケーション制約および配線制約を含む EDIF ネットリスト Verilog シミュレーションおよび合成テンプレートファイルがインプリメントされていますはじめに SD インターフェイスは図 1 で示すようにデータに対してクロックの立ち上がり / 立ち下がり遷移が 1 回しかありませんこのためデータレートが 500 Mb/s の場合クロック周波数は 500 MHz になります SD LVDS インターフェイスは XSBI (10 ギガビットイーサネットシステムで使用される 16 ビットインターフェイス ) などテレコムおよびデータコム市場におけるさまざまな標準製品に使用されています DATA word_0 word_1 word_2 word_3 CLK 図 1 : SD クロックおよびデータインターフェイス x622_01_ SD クロック周波数が Virtex-II デジタルクロックマネージャ (DCM) の最大動作周波数 (420 MHz) より低い場合は通常のデザイン手法でシングルデータレートデザインを容易にインプリメントできますこのアプリケーションノートでは Virtex-II デバイスの AC タイミング仕様を超えることなく DCM の最大動作周波数以上の SD インターフェイスをインプリメントする方法を説明します図 2 に Virtex-II デバイスと SD インターフェイスのデバイス間における送受信 SD リンクを示します Virtex-II デバイスはトランスミッタクロックを生成するために SD 周波数で動作する LVDS または LVPECL 差動出力のいずれかがあるリファレンスクロックが必要です図 2 に SD 周波数で動作するクロックソースを示します一方のデバイスでクワッドデータレート (QD) クロック周波数を受信しもう一方の Virtex-II デバイスに SD リファレンスクロックを送り返すシステムもあります 2003 Xilinx, Inc. All rights reserved. すべての Xilinx の商標登録商標特許免責条項はにリストされています他のすべての商標および登録商標はそれぞれの所有者が所有していますすべての仕様は通知なしに変更される可能性があります保証否認の通知 : Xilinx ではデザインコードその他の情報を現状有姿の状態で提供していますこの特徴アプリケーションまたは規格の一実施例としてデザインコードその他の情報を提供しておりますが Xilinx はこの実施例が権利侵害のクレームを全く受けないということを表明するものではありませんお客様がご自分で実装される場合には必要な権利の許諾を受ける責任があります Xilinx は実装の妥当性に関するいかなる保証を行なうものではありませんこの保証否認の対象となる保証には権利侵害のクレームを受けないことの保証または表明および市場性や特定の目的に対する適合性についての黙示的な保証も含まれます XAPP622 (v1.7) 2004 年 4 月 27 日 1

2 eference Clock EFCLK_P EFCLK_N Virtex-II Device CLK DATA<15:0> CLK DATA<15:0> Device with SD 図 2 : 一般的な SD リンクシステム x622_02_ 図 3 に TX_CLOCK TX_SD_16D_4TO1 および X_SD_16D_4TO1 の 3 つのモジュールで構成されている Vietex-II デバイス SD インターフェイスを示しますこの章ではこれらのモジュールについて説明します複数のトランスミッタおよびレシーバを同じ Virtex-II FPGA にインプリメントすることも可能です複数のインスタンスが必要な場合 X_SD_16D_4TO1 および TX_SD_16D_4TO1 モジュールのみを複製し TX_CLOCK モジュールは複製せずに有効なグローバルクロックリソースを保存します TX_CLOCK モジュールにはアクティブ High SD グローバルクロックが 2 つあるトランスミッタが含まれておりリファレンスクロック (EFCLK) およびシステムデータパスロジックのクワッドレート (QD) グローバルクロックの立ち上がり / 立ち下がりエッジの変化を示します EFCLK_P EFCLK_N IBUFDS_LVDS_DIFF X_SD_16D_4TO1 TX_CLOCK TX_SD_16D_4TO1 XP_clk XN_clk XP_data<15:0> XN_data<15:0> Design Data Logic Path TXP_clk TXN_clk TXP_data<15:0> TXN_data<15:0> 図 3 : Virtex-II SD インターフェイス x622_03_ XAPP622 (v1.7) 2004 年 4 月 27 日

3 トランスミッタクロック TX_CLOCK モジュールは入力リファレンスクロックに対してデューティサイクルのずれを最低限に抑えるようにデザインされており業界標準である ± 5% 以内をクリアしていますこれはザイリンクスプリミティブ IBUFDS_DIFF_OUT ( 図 4) としてインプリメントされた差動出力を持つ差動入力クロックへバッファを使用することで実現しますこのプリミティブはリファレンスクロックが High 遷移中にアクティブ High エッジを生成しまた Low 遷移中も同様にアクティブ High エッジを生成しますこのモジュールの出力は 2 つのグローバルバッファおよび DCM に接続しています ( 図 5) このようにクロックネットワークをインプリメントするとデバイス通過時に伴う立ち上がりおよび立ち上がりのクロックスキュー差を削除できます表 1 では TX_CLOCK モジュールのピンについて説明します表 1 : TX_CLOCK モジュールのピンの説明 I/O の種類モジュールのピン名説明入力出力 EFCLK_P EFCLK_N ST CLK_sdr_p CLK_sdr_n IBUFDS_F_DIFF からの差動 SD クロック入力アクティブ High リセット信号アクティブ High 立ち上がりエッジのグローバル SD クロックアクティブ High 立ち下がりエッジのグローバル SD クロックアクティブ High のグローバル QD クロック IBUFDS_DIFF_OUT I O IB OB x622_04_ 図 4 : IBUFDS_DIFF_OUT プリミティブ TX_CLOCK EFCLK_N BUFG CLK_sdr_n EFCLKN EFCLKP EFCLK_P BUFG CLK_sdr_p DCM ST CLKIN CLKFB PSCLK PSEN PSINCDEC ST CLK0 CLK90 CLK180 CLK270 CLKDV CLK2X CLK2X180 LOCKED PSDONE BUFG LOCK 図 5 : TX_CLOCK モジュール x622_05_ XAPP622 (v1.7) 2004 年 4 月 27 日 3

4 2 つのアクティブ High SD グローバルクロックを使用する方法とは別に DCM を使用して QD グローバルクロックを生成する方法があります Virtex-II DCM クロック入力ピン (CLKIN) の機能を使用すると信号が DCM のデジタル遅延ラインに適用される前にジッタおよび遅延を増加せずに入力を二分周できますこの機能をイネーブルにするには DCM セルで CLKIN_DIVIDE_BY_2 属性を TUE に設定しますこれにより SD 周波数の半分の周波数で最大 AC タイミング仕様を超過することなく DCM を動作させることができます図 6 にすべてのクロック信号の波形を示します EFCLK_P EFCLK_N CLK_sdr_p CLK_sdr_n 図 6 : TX_CLOCK 出力波形 x622_06_ :1 シリアライザトランスミッタ (TX_SD_16D_4TO1) このトランスミッタ (TX_SD_16D_4TO1) はデータチャネル用の OUTSTAGE_DATA およびクロック出力用の OUTSTAGE_CLK という 2 種類の出力モジュールで構成されていますこの章ではこれらのモジュールについて説明します表 2 に TX_SD_16D_4TO1 モジュールのピンについて説明します表 2 : TX_SD_16D_4TO1 モジュールのピンの説明 I/O の種類モジュールのピン名説明入力データ <63:0> 64 ビットデータ入力バスのデータは LSW から MSW の順にレシーバに転送される例 : <15:0> <31:16> <47:32> <63:48> 出力 CLK_sdr_p CLK_sdr_n ST TXP_data<15:0> TXN_data<15:0> TXP_clk TXN_clk アクティブ High 立ち上がりエッジのグローバル SD クロックアクティブ High 立ち下がりエッジのグローバル SD クロックアクティブ High のグローバル QD クロックアクティブ High リセットこれらの信号には 16 ビット送信バスを生成する差動ペアが含まれるこのバスを通過するすべてのデータ送信はトランスミッタクロックに同期する TXP_clk および TXN_clk は差動およびソース同期のクロック信号を生成する図 7 にトランスミッタのブロック図を示しますアクティブ High 立ち下がりエッジの SD グローバルクロックを受信するモジュールは OUTSTAGE_CLK のみですデータチャネルおよびクロックの最終的なレジスタステージは IOB に配置され CLK_sdr_p グローバルクロックを採用しますこのためチャネル間のスキューを最小限に抑えることができ最高のパフォーマンスを得ることができます CLK_sdr_n グローバルクロックはトランスミッタクロックの立ち下がりエッジを生成する場合にのみ使用されオリジナルのリファレンスクロックに対してのデューティサイクルのずれを最低限に抑えます 4 XAPP622 (v1.7) 2004 年 4 月 27 日

5 DATA<63:0> OUTSTAGE_D15 TXP_data<15:0> TXN_data<15:0> CLK_sdr_n OUTSTAGE_CLK TXP_clk TXN_clk CLK_sdr_p ST OUTSTAGE_D0 図 7 : TX_SD_16D_4TO1 ブロック図 x622_07_ トランスミッタデータ出力チャネル (OUTSTAGE_DATA) トランスミッタデータ出力チャネル (OUTSTAGE_DATA) モジュール ( 図 8) は 4:1 シリアライザとして機能します QD グローバルクロックドメインから出力される 4 ビットデータはタイミングクロージャを短期間で達成するために一度パイプライン化され送信される前に 4 ビットパラレル - シリアルコンバータを通過します表 3 にこのモジュールのピンについて説明します DATA<3:0> CLK_sdr TXP TXN 図 8 : OUTSTAGE_DATA モジュール表 3 : OUTSTAGE_DATA モジュールのピンの説明 x622_08_ I/O の種類モジュールピン名説明入力データ <3:0> このトランスミッタのデータスライスアクティブ High のグローバル QD クロック CLK_sdr アクティブ High 立ち上がりエッジのグローバル SD クロック出力 TXP TXN LVDS 出力データ ( シングルチャネル ) QD から SD グローバルクロックドメインへのデータ書き込みは各 OUTSTAGE_DAT モジュールのロードパルス回路により実行されますこのロードパルス回路は 2 つのドメイン間でデータが転送されるための十分な時間が与えられるように構築されています図 9 に QD ドメインおよび SD ドメインの転送されたデータのタイミング波形を示します XAPP622 (v1.7) 2004 年 4 月 27 日 5

6 Last Word Next Word TXP CLK_sdr 図 9 : OUTSTAGE_DATA 出力波形 x622_09_ このモジュールのタイミングは非常に重要なため明示的に配置することが必要になりますこのモジュールには指定配線制約が含まれておりデザインをインプリメントするごとに確実にタイミングが満たされますそのため必要な配置ロケーション制約は各データチャネルに LOC_OIGIN を与えるだけになりますこのアプリケーションノートに関連するデザインファイルはバンク 2 および 3 の右側をターゲットにしています各 OUTSTAGE_DATA モジュールは IOB に隣接した 2 つの CLB スライスを使用し CLB スライス列番号および行番号よりも 3 つ小さい場所から LOC_OIGIN を設定します次の例のように配置制約がデザインの UCF ファイルに追加されます INST "U_tx/OUTSTAGE_D1î LOC_OIGIN = X108Y66 ; NET "TXP_data<1>î LOC = U8; NET "TXN_data<1>î LOC = U9; INST "U_tx/OUTSTAGE_D2î LOC_OIGIN = X108Y68; NET "TXP_data<2>î LOC = U6; NET "TXN_data<2>î LOC = T6; Y69 N/C Y68 N/C Y69 T6 TXN_data<2> AMB16_X5Y10 MULT18X18_X5Y10 Y68 Y67 Y66 Y67 U6 U2 U1 U9 TXP_data<2> TXN_data<1> Y66 U8 TXP_data<1> X108 X109 X110 X111 図 10 : OUTSTAGE_DATA フロアプラン x622_10_ XAPP622 (v1.7) 2004 年 4 月 27 日

7 トランスミッタクロック出力チャネル (OUTSTAGE_CLK) トランスミッタクロック出力チャネル (OUTSTAGE_CLK) モジュールはデータチャネルに同期する SD クロック波形を再生成しますこのモジュール ( 図 11) は D0 入力がロジック 1 に接続され D1 入力がロジック 0 に接続された DD 出力フリップフロップで構成されています表 4 ではこのモジュールのピンについて説明します CLK_sdr_p CLK_sdr_n FDDSE D0 Q D1 C0 C1 CE S TXP TXN x622_11_ 図 11 : OUTSTAGE_CLK モジュール表 4 : OUTSTAGE_CLK モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 CLK_sdr_p アクティブ High 立ち上がりエッジのグローバル SD クロック CLK_sdr_n 出力 TXP TXN LVDS 出力クロックアクティブ High 立ち下がりエッジのグローバル SD クロック 4:1 シリアライザレシーバ (X_SD_16D_4TO1) このレシーバ (X_SD_16D_4TO1) モジュールには高速レシーバ (HSX_16D_4TO1) および FIFO で構成されており受信クロックドメインと内部システムクロックドメインの間のデータを処理しますこの章ではこれらのモジュールについて説明します表 5 ではこのモジュールのピンについて説明します図 12 に HSX および FIFO モジュール間の接続を示します表 5 : レシーバモジュールのピンの説明 I/O の種類モジュールのピン名説明入力 XP_data<15:0> XN_data<15:0> EFCLK X_sync SYSCLK E ST これらの信号は 16 ビットレシーバ入力バスを生成する差動ペアで構成されているレシーバリファレンス SD クロックレシーバ位相同期化入力 FIFO 読み出し用のシステムグローバルクロックアクティブ High の FIFO 読み出しイネーブルアクティブ High のレシーバリセット出力 DATA<63:0> SYSCLK に同期する FIFO から出力される 64 ビットバスの受信データ BUFSTAT<3:0> FIFO バッファがフルの状態 EADY アクティブ High でレシーバが有効なデータを受信できることを示す受信クロックの QD ( グローバルクロックではない ) XAPP622 (v1.7) 2004 年 4 月 27 日 7

8 XP_data<15:0> XN_data<15:0> DATA<63:0> EFCLK X_sync SYSCLK E ST BUFSTAT<3:0> EADY 図 12 : HSX_16D_4TO1 モジュール x622_12_ HSX_16D_4TO1 モジュールは DCM に動的位相トレーニング回路を含みデータ有効ウインドウの中央に受信クロックを一致させることができますこの機能により 2 つの異なるクロックを使用する手法が実現しますこれは HSX_16D_4TO1 モジュールの EFCLK および X_sync 入力を使用してインプリメントできます図 13 に示すとおり EFCLK 入力はトランスミッタインターフェイスに使用される入力と同じ差動入力に接続し X_sync 入力は SD インターフェイスの XP_clk および XN_clk ピンに接続しますこれによりオリジナルリファレンスクロックを DCM クロック入力のソースとして使用することができまたレシーバ SD クロック入力ピンおよびレシーバ SD データチャネルを同じ場所に配置できますこの回路は EFCLK およびレシーバ SD クロック周波数が確実に一致している場合のみに使用できます EFCLKP XP_clk XN_clk X_SD_16D_4TO1 XP_data<15:0> XN_data<15:0> EFCLK X_sync SYSCLK E ST DATA<63:0> BUFSTAT<3:0> EADY x622_13_ 図 13 : EFCLK を使用したレシーバクロック手法図 14 に示すとおり EFCLK 入力および X_sync 入力はいずれも SD インターフェイスの XP_clk ピンおよび XN_clk ピンに接続しますこれにより X クロックを DCM クロック入力のソースとして使用することができレシーバ SD クロック入力ピンおよびレシーバ SD データチャネルを同じ場所に配置しない場合の周波数のドリフトを懸念する必要がありません X_SD_16D_4TO1 XP_clk XN_clk XP_data<15:0> XN_data<15:0> EFCLK X_sync SYSCLK E ST DATA<63:0> BUFSTAT<3:0> EADY x622_14_ 図 14 : 受信クロックを使用したレシーバクロック手法図 15 にレシーバのブロック図を示しますこのレシーバは 2 つのモジュールで構成されていますこの章ではこれらのモジュールについて説明しますデータは左から右へと送信されるため HSX_16D_4TO1 モジュールが最初にデータを受信しますこの HSX_16D_4TO1 モジュールは高 8 XAPP622 (v1.7) 2004 年 4 月 27 日

9 速 LVDS レシーバでありアラインしていないデータを FIFO ブロックへ送信しシステムクロックドメインへのキュー待ち ( 待ち行列 ) をします HSX_16D_4TO1 FIFO XP_data<15:0> DATA<63:0> DATA<63:0> DATA<63:0> XN_data<15:0> EFCLK X_sync SYSCLK ST WCLK EADY WCLK ST CLK E BUFSTAT<3:0> E 図 15 : レシーバブロック図 EADY x622_15_ システムクロックとして使用するために出力がありますが通常はあまり使用しません出力を使用する場合は追加ロジックへ信号を接続する前にグローバルクロックバッファ (BUFG) を挿入する必要があります FIFO インターフェイスの制御はユーザーが定義できます一般的な制御システムはバッファがほぼフルの状態 ( 例 :BUFSTAT<3:0> = 1101) になり読み出しが開始できるようになるまで待機しまたバッファがほぼ空の状態 ( 例 : BUFSTAT<3:0> = 0010) になるまで読み出しを続けます SYSCLK 周波数が周波数と同一の場合は読み出しが開始されてから FIFO が空状態になることはありません次の Verilog コードは制御回路の例を示しています // // X FIFO control logic // (posedge SYSCLK) begin if (ST_i == 1 b1 BUFSTAT < 4 b0010 ) EAD_ENABLE = 1 b0; else if (EADY == 1 b1 && BUFSTAT == 4 b1101 ) EAD_ENABLE = 1 b1; end 高速レシーバ (HSX_16D_4TO1) 16 データチャネル高速レシーバ (HSX_16D_4TO1) は 16 個のデシリアライゼーションモジュール (QD_EG) および 1 個のクロック位相シンクロナイゼーションモジュール (CLKGEN) で構成されていますこの章ではこれらのモジュールについて説明します表 6 ではモジュールのポートについて説明し図 16 に HSX ブロック図を示します XAPP622 (v1.7) 2004 年 4 月 27 日 9

10 表 6 : HSX モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 XP_data<15:0> XN_data<15:0> LVDS データピン EFCLK X_sync SYSCLK レシーバリファレンス SD クロックレシーバ位相同期入力システムクロック出力 DATA<63:0> アラインしていないデータビット WCLK FIFO 書き込みクロックは EFCLK から派生 EADY アクティブ High の ready ステータスリファレンスクロックの QD ( グローバルクロックではない ) XP_data<15:0> XN_data<15:0> QD_D15 QD_D14 QD_D13 EFCLK X_sync ST CLKGEN QD_D12 DATA<63:0> EADY WCLK QD_D3 QD_D2 QD_D1 QD_D0 図 16 : HSX_16D_4TO1 ブロック図 x622_16_ クワッドデータレートレジスタ (QD_EG) クワッドデータレートレジスタは IOB にある DD 入力レジスタを含む DD レジスタのツリーを使用して入力 SD データ用の 4:1 デシリアライゼーションを行います各 DD レジスタは SD の半分の周波数でグローバルクロック (CLK_ddr) を使用しています CLK_ddr は SD リファレンス 10 XAPP622 (v1.7) 2004 年 4 月 27 日

11 クロックから派生しており最高のパフォーマンスを得るために受信クロックと位相が一致していますこのモジュールのピンについては図 17 および表 7 で示します XP XN CLK_ddr CE_r CE_f Q<3:0> x622_17_ 図 17 : QD_EG モジュール表 7 : QD_EG モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 XP XN CLK_ddr CE_r CE_f LVDS データ DD グローバルクロック立ち上がりエッジのクロックイネーブル立ち下がりエッジのクロックイネーブル出力 Q<3:0> 受信データこのアプリケーションノートに関連するレシーバデザインファイルはバンク 6 および 7 の中の左側をターゲットにしています各 QD_EG モジュールは IOB に隣接する 2 個半の CLB リソースの半分を使用し同じ列に 2 つのデータチャネルを配置できます最初の CLB ロケーションの列および行に LOC_OIGIN 属性を与える必要があります図 18 に XC2V3000-FF1152 デバイスに 2 つのデータチャネルを配置した例を示しますこの場合配置制約は次のように UCF ファイルに追加されます INST "U_rx/QD_D8î LOC_OIGIN = X0Y80; NET "XP_data<8>î LOC = N30; NET "XN_data<8>î LOC = P30; INST "U_rx/QD_D9î LOC_OIGIN = X0Y82; NET "XP_data<9>î LOC = 25; NET "XN_data<9>î LOC = P25; XAPP622 (v1.7) 2004 年 4 月 27 日 11

12 M34 Y83 L34 Y82 XN_data<9> XP_data<9> P25 25 N/C N/C Y83 Y82 Y81 Y80 AM16_X0Y10 MULT18X18_X0Y10 XN_data<8> P30 Y81 XP_data<8> N30 Y80 図 18 : 受信データチャネルフロアプランレシーバクロック位相アライメント (CLKGEN) X0 X1 X2 X3 X4 X5 x622_18_ レシーバインターフェイスはクロック位相アライメント回路をインプリメントしていますこれにより Virtex-II DCM の可変位相シフト機能を使用しながらデータ有効ウインドウの中央にリファレンスクロックをアラインして最高のパフォーマンスを得ることができますこの CLKGEN モジュールのポートの詳細については図 19 および表 8 を参照してください CLKGEN EFCLK X_sync SYSCLK ST CLK_ddr CE_r CE_f WCLK EADY x622_19_ 図 19 : CLKGEN モジュール 12 XAPP622 (v1.7) 2004 年 4 月 27 日

13 表 8 : CLKGEN モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 EFCLK リファレンス SD クロック X_sync レシーバ位相シンクロナイゼーション入力 ST リセット SYSCLK 位相制御アライメントロジック用のシステムクロック出力 CLK_ddr 1/2 受信クロック 1/4 受信クロック CE_r, CE_f DD クロックイネーブル信号 WCLK FIFO 書き込みクロック EADY アクティブ High クロックの ready ステータス図 20 に CLKGEN モジュールのブロック図を示しますこのインスタンスの DCM は CLKIN_DIVIDE_BY_2 属性を使用して実際のクロック入力周波数をリファレンス SD クロック周波数の半分になります DCM (CLK0) の出力を BUFG に接続し DD グローバルクロックをレシーバデータチャネルに与えます X_sync 入力は IOB にある DD レジスタのデータピンに接続され CLK_ddr グローバルクロックはクロック入力に使用されますこの回路はデータと同一です DD 入力レジスタの出力は位相同期化ロジックを通過する前にデバイスのレジスタに接続されています図 21 にレシーバデータパターン X_sync EFCLK および 3 つの CLK_ddr 信号のステートの波形を示します実際に X_sync は SD クロック信号であるためデータチャネルの 2 倍のクロック変遷があります CLKGEN モジュールがリセットされると DCM は EFCLK 信号をロックして位相のずれをゼロにする調整が開始します DCM がロックした後 X_sync DD レジスタが DD レジスタの両方の出力から安定したロジック 0 を受け取るまで位相調整ブロックは位相カウンタ (ps_count) をインクリメントします位相カウンタは値が 0 でなくなるまでインクリメントを続けデータ有効ウインドウの末尾 (zero_end) を示します位相カウンタは安定したロジック 1 が出力されるまでインクリメントを続けデータ有効ウインドウの開始 (ones_start) を示しますデータ有効ウインドウ末尾の位相カウンタが 96 (SD 周期の 75%) 以上の場合有効ウインドウ (ps_compare) の中央は論理式 (zero_end + ones_start)/2-64 で決定しますカウンタが 96 以下の場合は次の安定した 0 ストリームの末尾が来るまで位相カウンタはインクリメントを続けますデータ有効ウインドウ (ps_compare) の中央は論理式 (ones_start + zero_end)/2 で決定します有効ウインド XAPP622 (v1.7) 2004 年 4 月 27 日 13

14 ウ (ps_compare) の中央が決定すると位相カウンタは ps_compare の値に達するまでデクリメントを続けます EFCLK ST CLKIN CLKFB ST DCM CLK0 CLK2X CLKDV BUFG CLK_ddr PS_CLK PS_EN PS_INCDEC LOCKED PS_DONE X_sync IOB CLK ST LOCKED PS_DONE IOB 図 20 : CLKGEN ブロック図 SYNC1 PS_CLK SYNC0 PS_EN PS_INCDEC PS_LOCK EADY x622_20_ X_data<15:0> Word_0 Word_1 Word_2 Word_3 X_sync EFCLK CLK_ddr x622_21_ 図 21 : クロック位相の同期化 14 XAPP622 (v1.7) 2004 年 4 月 27 日

15 レシーバ FIFO (FIFO) レシーバクロックドメインおよびシステムクロックドメイン間のクロスには 512 x 64 ビット幅の FIFO を使用しますバッファステータスバス (BUFSTAT) は FIFO の中に 16 x 64 ビット幅のブロックがいくつ残っているかを示しますアクティブ High ST 信号は読み出しおよび書き込みカウンタをリセットします図 22 に FIFO モジュールを示し図 23 には FIFO ブロック図を示しますまた表 10 ではこのモジュールのピンについて説明しています FIFO インターフェイスの制御はユーザーが定義できます一般的な制御システムはバッファがほぼフル状態 ( 例 :BUFSTAT<3:0> = 1101) になり読み出しを開始できるようになるまで待機しバッファがほぼ空き状態 ( 例 : BUFSTAT<3:0> = 0010) になるまで読み出しを続けます SYSCLK 周波数が周波数と同一の場合は読み出しが開始された後に FIFO が空になることはありません次の Verilog コードは制御回路の例を示しています // // X FIFO control logic // (posedge SYSCLK) begin if (ST_i == 1 b1 BUFSTAT < 4 b0010 ) EAD_ENABLE = 1 b0; else if (EADY == 1 b1 && BUFSTAT == 4 b1101 ) EAD_ENABLE = 1 b1; end FIFO 書き込みデータは 1 つのブロック SelectAM に 4 つのデータチャネルがあり次のようなマッピングになります X_data<3:0> FIFOBLK0 X_data<7:4> FIFOBLK1 X_data<11:8> FIFOBLK2 X_data<15:12> FIFOBLK3 ブロック SelectAM は NCF ファイルの LOC 制約を使用して IOB リングに最も隣接した場所に配置する必要があります図 18 に配置の例を示します INST U_fifo/FIFOBLK1 LOC = AMB16_X0Y10; WDATA<63:0> WCLK CLK E ST DATA<63:0> BUFSTAT<3:0> 図 22 : FIFO モジュール x622_22_ XAPP622 (v1.7) 2004 年 4 月 27 日 15

16 WDATA<63:0> WCLK ST WADD CE Q<7:0> C ST WEA ENA CLKA ADDA DIA DOA E CLK CE C DADD Q<7:0> FULL_MT WADD<3:0> ADD<3:0> BUFSTAT<3:0> WEB ENB CLKB ADDB DIB DOB BUFSTAT<3:0> DATA<63:0> ST CLK x622_23_ 図 23 : FIFO ブロック図表 9 : FIFO モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 WDATA<63:0> 書き込みデータバス WCLK 書き込み CLK CLK 読み出し CLK ( システムクロック ) E ST アクティブ High の読み出しイネーブルアクティブ High の FIFO リセット出力 DATA<63:0> 読み出しデータバス BUFSTAT<3:0> バッファステータス FULL_MT について図 24 に単に Full/Empty 状態を示すジェネレータの FULL_MT モジュールを示しますこのモジュールは書き込みアドレスを読み出しクロックドメインに同期させますバッファステータスは読み出しクロック (WCLK) に同期します図 25 に FULL_MT のブロック図を示します表 10 ではこのモジュールのピンについて説明しています WADD<3:0> ADD<3:0> CLK ST BUFSTAT<3:0> 図 24 : FULL_MT モジュール x622_24_ XAPP622 (v1.7) 2004 年 4 月 27 日

17 PCB デザインの考察 WADD<3:0> ADD<3:0> DIFF_S1 DIFF_S2 Q<3:0> CLK EQ 図 25 : FULL_MT のブロック図 x622_25_ 表 10 : FULL_MT モジュールのピンの説明 I/O の種類モジュールのピン名説明入力 WADD<3:0> 書き込みアドレスバスの上位 4 ビット ADD<3:0> 読み出しアドレスバスの上位 4 ビット CLK 読み出し CLK ST リセット出力 BUFSTAT<3:0> バッファステータス PCB デザインの考察生成された差動データおよびクロック信号を PCB に配置するには注意が必要でありトレース長も厳しく制限されますすべての信号の遅延が同一であることが理想的ですクロックトレースで異なる遅延が生じる場合は受信 DCM がこの遅延をある程度まで調整しますただし最良の回路動作を実現するにはすべてのデータおよびフレーム信号が数ピコセカンド以内で一致する必要がありますトレースおよび PCB の物理的な特性については XAPP233 を参照してください差動クロック信号は高速ではパルスが狭いため 500 MHz 以上でデューティサイクルが 2% 以上の差がある場合は TXP および TXN 信号の電圧レベルを変えることができますこの変更は図 26 で示すように 0.1 µf キャパシタおよび 1 KΩ レジスタを使用して AC 終端と DC バイアス回路を作成して容易に行うことができますこの回路または同等のものが PCB デザインに追加されないとレシーバは有効な LVDS 入力レベルを受信できない可能性があります Virtex-II FPGA Clock 100Ω 0.1 µf 1KΩ SD eceiver Data 100Ω 図 26 : AC 終端および DC バイアス回路 x622_26_ リファレンスデザインこのアプリケーションノートで示すインプリメンテーションの Verilog および EDIF デザインファイルは次のザイリンクス FTP サイトからダウンロードできますインプリメンテーションについての詳細は readme.txt ファイルを参照してください XAPP622 (v1.7) 2004 年 4 月 27 日 17

18 まとめまとめ付録 A Virtex-II および Virtex-II Pro デバイスはシングルデータレート 16 ビットの LVDS データ送信および受信をインプリメントできます周波数はスピードグレードにより異なりますが Virtex-II の場合は最大 644 MHz であり Virtex-II Pro の場合は最大 700 MHz になりますさまざまなデバイスのパフォーマンスおよびデザイン要件などについては表 12 を参照してください差動クロックプリミティブの使用 (IBUFDS_DIFF_OUT) クロック入力のために IBUFDS_DIFF_OUT プリミティブを効果的に使用するには次の手順に従ってくださいプリミティブをデザインの最上位層にインスタンシエートするプリミティブにクロック入力ピンロケーション制約を適用するこのピンローケーション制約は LVDS ポジティブ入力ピンである必要があります表 11 にこのプリミティブを配置できる場所をパッケージごとに示しますプリミティブの 2 つの出力をそれぞれ 2 つのグローバルクロック (BUFG) に接続しますクロックツリーへのスキューの少ない最適な配線を保証するためポジティブおよびネガティブターミナルを適切な BUFG へ接続する必要があります例この例では FF896 デバイスのバンク 4 の最上位 LVDS ペアにあるプリミティブを使用します Verilog コード IBUFDS_DIFF_OUT IB_refclk (.I( EFCLKP ),.IB( EFCLKN ),.O( EFCLK_in_p ),.OB(EFCLK_in_n )); BUFG BG_sdr_p (.I( EFCLK_in_p ),.O( CLK_sdr_p ) ); BUFG BG_sdr_n (.I( EFCLK_in_n ),.O( CLK_sdr_n ) ); Verilog コードの場合表 11 で示す制約された値の UCF ファイルは次の行で記述される必要があります INST IB_refclk/IBUFDS LOC = AE15; # This constraint uses input pins AE15 and AD15, where AE15 is + LVDS pin INST BG_sdr_p LOC = BUFGMUX2P; # This constraint is for the positive output of the primitive INST BG_sdr_n LOC = BUFGMUX3S; # This constraint is for the negative output of the primitive 表 11 : Virtex-II ファミリの入力制約パッケージタイプバンク番号可能な入力位置上位ペア : Pos* Neg 下位ペア : Pos* Neg BUFGMUX の位置 (By Pin Pair) Pos* Neg FF896 Bank 0 G16* H16 6S* 7P C16* C17 4S* 5P Bank 1 C14* C15 2S* 3P F14* F15 0S* 1P Bank 4 AE15* AD15 2P* 3S AH15* AH14 0P* 1S Bank 5 AH17* AH16 6P* 7S AD16* AE16 4P* 5S 18 XAPP622 (v1.7) 2004 年 4 月 27 日

19 付録 A 表 11 : Virtex-II ファミリの入力制約 (Continued) パッケージタイプバンク番号可能な入力位置上位ペア : Pos* Neg 下位ペア : Pos* Neg BUFGMUX の位置 (By Pin Pair) Pos* Neg FF1152 Bank 0 J18* K18 6S* 7P E18* E19 4S* 5P Bank 1 E16* E17 2S* 3P H16* H17 0S* 1P Bank 4 AG17* AF17 2P* 3S AK17* AK16 0P* 1S Bank 5 AK19* AK18 6P* 7S AF18* AG18 4P* 5S FF1517 Bank 0 J20* H20 6S* 7P D21* C21 4S* 5P Bank 1 F20* F19 2S* 3P H18* H19 0S* 1P Bank 4 AM20* AL20 2P* 3S AT19* AU19 0P* 1S Bank 5 AP20* AP21 6P* 7S AN22* AN21 4P* 5S BF957 Bank 0 E16* E17 6S* 7P A17* A18 4S* 5P Bank 1 C15* C16 2S* 3P H15* H16 0S* 1P Bank 4 AL15* AL14 2P* 3S AJ15* AH15 0P* 1S Bank 5 AH17* AJ16 6P* 7S メモ : AD17* AD16 4P* 5S 1. アスタリスクマーク (*) はポジティブ LVDS ピンを意味します XAPP622 (v1.7) 2004 年 4 月 27 日 19

20 付録 A SFI-4 および XSBI の互換性チェックリスト Virtex-II および Virtex-II Pro デバイスは SFI-4 Implementation Agreement revision 1.0 および IEEE P802.3ae draft 4.1 の XSBI 仕様に従っていますこのアプリケーションノートに関する Virtex-II および Virtex-II Pro デバイスの詳しいデザイン情報および要件については表 12 を参照してください表 12 : デバイスの互換性およびパフォーマンスデバイスファミリアレイサイズスピードグレード最大周波数 Virtex-II ファミリ XC2V3000 まで -5, MHz Virtex-II Pro ファミリ XC2VP50 まで MHz メモ : MHz MHz 1. テスト条件は 8.2pF の付加がついた 10 インチの F4 で LVDSEXT を使用し 85 で低い電圧 (-5%) を使用しています 2. テストされたすべての Virtex-II および Virtex-II Pro デバイスはフリップチップ技術を使用するパッケージですザイリンクスでは高速 I/O を使用するアプリケーションにはフリップチップパッケージデバイスの使用を推奨しています表 13 および表 14 に Virtex-II デバイスに対する仕様の数値解析を示します表 13 : Virtex-II デバイスにおける SFI-4 および LVDS SD デザインの TX タイミング比較内容 SFI-4 値 XSBI 値 Virtex-II デバイス値を使用した LVDS SD デザインクロック周期 1/( MHz) 1/( MHz) 1/( MHz) for SFI-4 1/( MHz) for XSBI デューティサイクル = クロック周期で高い CLK パルス幅を分割 40/60 40/60 45/55 立ち上がり / 立ち下がり時間 1 が 20%-80% 増加 ps ps 400 ps クロックエッジ 2 に対するデータ無効ウインドウ 400 ps 400 ps 242 ps メモ : 1. Virtex-II の立ち上がりおよび立ち下がり時間は SFI-4 のドキュメントに記述されている範囲を超えますがインターオペラビリティ ( 相互運用性 ) テストに基づき Virtex-II デバイスは SFI-4 デバイスと互換性があります 2. データ無効ウインドウにはシステムジッタクロックスキューおよびパッケージスキューの合計が示されます TX = (Jitter + T CKSSKEW + T PKGSKEW ) 20 XAPP622 (v1.7) 2004 年 4 月 27 日

21 改訂履歴表 14 : Virtex-II における SFI-4 および LVDS SD デザインの X タイミング比較内容 SFI-4 値 XSBI 値 Virtex-II デバイス値を使用した LVDS SD デザインクロック周期 1/( MHz) 1/( MHz) 1/( MHz) for SFI-4 1/( MHz) XSBI デューティサイクル = クロック周期で高い CLK パルス幅を 45/55 45/55 45/55 分割立ち上がり / 立ち下がり時間 1 が 20%-80% 増加 ps ps 400 ps セットアップ時間およびホールド時間の合計クロックエッジ 2 に対するデータ無効ウインドウ Setup = 300 ps Hold = 300 ps データ有効ウインドウ = 600ps データ有効ウインドウ = 600 ps 590 ps 2 メモ : 1. Virtex-II の立ち上がりおよび立ち下がり時間は SFI-4 のドキュメントに記述されている範囲を超えますがインターオペラビリティ ( 相互運用性 ) テストに基づき Virtex-II デバイスは SFI-4 デバイスと互換性があります 2. データ有効ウインドウにはサンプリングエラークロックスキューおよびパッケージスキューの合計が示されます X = (T SAMP + T CKSKEW + T PKGSKEW ). T SAMP は 500 ps です (Virtex-II のデータシートで定義されています ) T CKSSKEW は 50 ps 以下です (SD デザインのクロック分配の解析に基づいています ) この 2 つの値は固定です慎重なピン配置または PCB でのパッケージスキューの低減を行うことによりピン間のスキューを 40 ps まで抑えることができます改訂履歴次の表にこのアプリケーションノートの改訂履歴を示します日付バージョン履歴 2002/05/ 初版リリース 2002/05/ 表 2 の改訂 2002/07/ 図 25 の改訂および付録 A の追加 2003/05/ 最新リファレンスデザインへの改訂 2003/08/ IBUFDS_LVDS_DIFF を IBUFDS_DIFF_OUT に変更 2003/11/ 表 12 の追加および図 18 の改訂 2004/02/ 表 12 の改訂 2004/04/ 表 11 のタイトル名の変更および CS144 FG256 FG456 FG676 BG575 BG728 の削除表 12 の脚注の変更 Verilog コードの INST IB_refclk/IBUFDS LOC 制約の変更まとめの変更 XAPP622 (v1.7) 2004 年 4 月 27 日 21

Virtex-6 Clocking

Virtex-6 Clocking Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめにクロックネットワーククロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめにクロックネットワーククロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号