Xilinx UG190 Virtex-5 FPGA ユーザー ガイド

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1 Virtex-5 FPGA ユーザーガイド 本資料は英語版 (v4.5) を翻訳したものです 英語の更新バージョンがリリースされている場合には 最新の英語版を必ずご参照ください

2 Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in the development of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download, display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information. THE DOCUMENTATION IS DISCLOSED TO YOU "AS-IS" WITH NO WAANTY OF ANY KIND. XILINX MAKES NO OTHE WAANTIES, WHETHE EXPESS, IMPLIED, O STATUTOY, EGADING THE DOCUMENTATION, INCLUDING ANY WAANTIES OF MECHANTABILITY, FITNESS FO A PATICULA PUPOSE, O NONINFINGEMENT OF THID-PATY IGHTS. IN NO EVENT WILL XILINX BE LIABLE FO ANY CONSEQUENTIAL, INDIECT, EXEMPLAY, SPECIAL, O INCIDENTAL DAMAGES, INCLUDING ANY LOSS OF DATA O LOST POFITS, AISING FOM YOU USE OF THE DOCUMENTATION. Copyright Xilinx, Inc. All rights reserved. Xilinx, the Xilinx logo, the Brand Window, Virtex, Spartan, Coolunner, ISE, and other designated brands included herein are trademarks of Xilinx, Inc. Certain other third-party trademarks are used under license, for further information, see All other trademarks are the property of their respective owners. この日本語訳 ( 参考のみ ) は を参照してください Virtex-5 FPGA ユーザーガイド japan.xilinx.com

3 変更履歴 本書の改訂履歴は以下のとおりです 日付バージョン変更内容 2006/04/ 初版リリース 2006/05/ タイプミス修正および微修正 第 1 章 : 図 1-21 の変更 第 2 章 : 図 2-2 および図 2-4 の変更 DCM_PS プリミティブについての情報を削除 クロッキングウィザードのセクションの旧情報を削除 第 3 章 : 図 3-1 図 3-2 表 3-2 表 3-4 図 3-9 式 3-8 および図 3-12 の変更 Virtex-4 FPGA の PMCD レガシモードでの PLL セクションの追加 第 4 章 : 122 ページの表 4-4 のメモを追加 133 ページの AMB36 ポートマッピングデザイン規則の修正 第 5 章 : 図 5-7 および図 5-11 の変更 図 5-32 の修正 第 6 章 : 同時スイッチ出力リミット セクションの更新 第 7 章 : 318 ページの ILOGIC リソース および図 7-1 の変更 表 7-3 の変更 第 8 章 : 表 8-1 の変更 2006/7/ 第 1 章 : 単一終端クロックピンを明瞭にするため 25 ページの グローバルクロックバッファ を変更 図 1-19 の P および N の I/O を変更 第 4 章 : 134 ページの レジスタモードのブロック AM SS および 143 ページの FIFO アーキテクチャ : 簡略図 の追加 146 ページの リセット の FIFO 動作の変更 第 6 章 : 微修正 表 6-36 表 6-37 および表 6-38 の 未使用 を N/A に変更 第 7 章 : IODELAY を明確に示すため微修正 第 8 章 : 355 ページの ISEDES_NODELAY ポート の微修正 2006/9/ LXT プラットフォームについての説明を追加 第 1 章 : 44 ページの図 1-21 の変更 40 ページの CC (Clock Capable) I/O の変更 第 2 章 : 64 ページの 出力クロック の変更 第 4 章 : 141 ページの FULL および EMPTY フラグの規則についての説明を修正 第 5 章 :180 ページの 記憶エレメント の変更 第 6 章 : 240 ページの 差動終端の属性 を最新の構文および設定情報に更新 SSO 計算へのリンクの変更 2006/10/ 序章にシステムモニタユーザーガイドのリファレンスを追加 表 1-5 表 2-1 および表 5-2 に XC5VLX85T を追加 第 3 章 : 図 3-1 の変更 第 4 章 : 126 ページの表 4-6 にカスケード情報を追加 124 ページの図 4-9 の ADD を変更 ビルトインエラー訂正 セクションのスクラブモードを削除 第 5 章 : 200 ページの図 5-22 の変更 2007/02/ 表 1-5 表 2-1 表 5-2 に 3 つの SXT デバイスおよび XC5VLX220T を追加 第 4 章 : 119 ページの 同期クロック の内容を明確に修正 第 6 章 : 224 ページの DCI カスケード接続 を追加 表 6-39 の SSTL18_II_T_DCI の V EF を 0.9 に変更 第 4 章 : 345 ページの図 7-22 の OQ を変更 第 8 章 : 356 ページの クロックイネーブル入力 - CE1 および CE2 を変更 japan.xilinx.com Virtex-5 FPGA ユーザーガイド

4 日付バージョン変更内容 09/11/ 第 1 章 : 24 ページの クロックゲーティングによる消費電力削減 の追加 28 ページの図 1-2 の変更 37 ページの図 1-16 の変更 第 2 章 : 53 ページの リセット入力 - ST の DCM リセットとロックプロセスの変更 56 ページの表 2-4 の DO[2] を変更 57 ページの乗算値範囲の変更 60 ページの FACTOY_JF 属性 の説明を変更 64 ページの 出力クロック を変更 73 ページの図 2-7 を変更 75 ページの図に BUFG を追加 71 ページの新しい M および D 値を読み込む際での ダイナミックリコンフィギュレーション (DP) の手順を追加 73 ページの図 2-7 の変更 75 ページの図 2-10 の箇条書き説明を変更 第 3 章 : 90 ページの図 3-1 の変更 93 ページの表 3-2 にメモを追加 95 ページの 位相シフト にメモを追加 式 3-3 から式 3-6 にラウンディングを追加 96 ページの表 3-3 の CLKFBIN CLKFBDCM CLKFBOUT ST LOCKED を変更し EL ピンとメモ 2 を追加 98 ページの表 3-4 に ESET_ON_LOSS_OF_LOCK 属性を追加 PLL クロック入力信号 から一般配線についての説明を削除 入力クロックまたはフィードバッククロックの欠如 セクションを変更 図 3-13 に波形を追加 図 3-17 および 111 ページの表 3-8 の Virtex-4 ポートマッピングを修正 第 4 章 : ビルトインエラー訂正 を変更 WE 信号について変更 120 ページの シンプルデュアルポートブロック AM のリードバックの制限についての説明を明確にする 126 ページの セット / リセット - SS[A B] を変更 140 ページの ブロック AM の再ターゲット を追加 147 ページの表 4-16 のレイテンシ値を変更してメモ 1 つ追加 159 ページの FIFO をカスケード接続してワード数を増加 を変更 第 5 章 : 180 ページの 記憶エレメント のスライス内の共通制御信号についての説明を明確にする 第 6 章 : 226 ページの DCI カスケード接続のガイドラインを変更 双方向終端を使用した HSLVDCI 制御のインピーダンスドライバ を削除 ( ソフトウェアでサポートされていないため ) 257 ページの表 6-17 にメモ 3 を追加 275 ページの SSTL ( スタブシリーズターミネーテッドロジック ) の概要を明確に説明 276 ページの DIFF_SSTL2_II_DCI DIFF_SSTL18_II_DCI を変更 283 ページの図 6-73 の DIFF_SSTL2_II の説明を修正 300 ページの 同じバンク内で異なる I/O 規格を使用する際の規則 の規則 2 および 3 を修正 304 ページの オーバーシュート / アンダーシュート から許容値の表を削除 第 7 章 : 321 ページの IDD プリミティブから DDLY ポートを削除 329 ページの表 7-10 に SIGNAL _PATTEN DELAY_SC および EFCLK_FEQUENCY 属性を追加 331 ページの図 7-9 を変更 表 7-12 : DCM からリファレンスクロックを生成 を削除して 339 ページの IDELAYCTL ポート の EFCLK セクションを変更 340 ページの IDELAYCTL の位置 の概要を明確に説明 347 ページの クロック転送 の ODD を変更 第 8 章 : 図 8-2 および 355 ページの表 8-1 の S と O を変更 364 ページの BITSLIP サブモジュール の全セクションを変更 368 ページの図 8-14 のタイプミスを修正 Virtex-5 FPGA ユーザーガイド japan.xilinx.com

5 日付バージョン変更内容 12/11/ 第 1 章 : 24 ページの クロックゲーティングによる消費電力削減 を修正 表 1-5 に XC5VLX20T XC5VLX155 XC5VLX155T デバイスを追加 第 2 章 : 表 2-1 に XC5VLX20T XC5VLX155 XC5VLX155T の説明を追加 第 3 章 : evised 93 ページの クロックネットワークスキュー調整 の修正 96 ページの表 3-3 のメモ 2 を削除し CLKFBOUT および DEN の説明を修正 98 ページの表 3-4 の CLKOUT[0:5]_PHASE および CLKFBOUT_MULT に使用可能な値を修正 図 3-13 および図 3-14 を波形も含めて修正 第 5 章 : 表 5-2 に XC5VLX20T XC5VLX155 XC5VLX155T デバイスを追加 第 6 章 : DCI カスケード接続 の CMT タイル間のカスケード接続の説明を明確に変更 V TT = 0.9V in 294 ページの図 6-84 の分割終端を V TT = 0.9V に変更第 7 章 : HIGH_PEFOMANCE_MODE 属性 および表 7-10 を含め 330 ページの SIGNAL_PATTEN 属性 に説明を追加 341 ページの LOC 制約を使用せずに IDELAYCTL をインスタンシエートする場合 の説明を変更第 8 章 : 章全体を書き換え 説明 表 図なども大幅に変更 02/05/ 第 1 章 : 40 ページの I/O クロックバッファ - BUFIO の説明を更新 第 3 章 : 96 ページの表 3-3 の LOCKED の説明を修正 101 ページの カウンタ制御 の説明を修正 第 5 章 : 図 5-17 の説明を更新 第 7 章 : 328 ページの クロック入力 - C の説明を更新 329 ページの表 7-10 の HIGH_PEFOMANCE_MODE のデフォルト値を TUE 変更第 8 章 : 372 ページの表 8-7 の TISTATE_WIDTH を変更 TISTATE_WIDTH 属性 の説明を更新 374 ページの OSEDES のクロック手法 にセクションを追加 03/31/ 表 1-1, 表 2-2, and 表 5-2. に FXT プラットフォームを追加 第 1 章 : 44 ページの図 1-21 のタイミングイベントの説明を修正 第 2 章 : 71 ページの ダイナミックリコンフィギュレーション から PHASE_SHIFT の調整を削除 第 3 章 : 98 ページの表 3-4 に CLKOUT[0:5]_DESKEW_ADJUST を追加 第 4 章 : 114 ページのブロック AM の使用例で EAD_WIDTH_B = 9 を WITE_WIDTH_B = 9 に修正第 8 章 : 357 ページの ストローブベースのメモリインターフェイス用の高速クロック - OCLK を変更 358 ページの ISEDES_NODELAY 属性 の BITSLIP_ENABLE 値を文字列からブール値に修正 04/25/ 表 1-5 表 2-1 表 5-2 に XC5VSX240T を追加 第 1 章 : 44 ページの図 1-21 を修正 第 2 章 : 図 2-9 の ODD 出力からパッドの記述を削除 図 2-10 の出力の BUFG を削除 第 3 章 : 98 ページの表 3-4 の CLKOUT[0:5]_DESKEW_ADJUST の説明を修正 式 3-5 および式 3-6 を修正 第 4 章 : 147 ページの表 4-16 のメモを更新 第 7 章 : 342 ページの LOC 制約を使用して IDELAYCTL をインスタンシエートする場合 の説明を変更 japan.xilinx.com Virtex-5 FPGA ユーザーガイド

6 日付バージョン変更内容 05/09/ 第 2 章 : 72 ページの BUFGCTL から DCM への接続 のクロック配線リソースを修正 75 ページの図 2-10 を削除第 4 章 : 125 ページの表 4-5 のメモ 1 を修正 173 ページの ブロック AM と FIFO の組み合わせ を追加第 6 章 : Virtex-5 デバイスの DCI の I/O 規格 の説明の 7 番を明確に修正 マスタ DCI はバンク 1 とバンク 2 でサポートされないことを記述 09/23/ 表 1-5 表 2-1 表 5-2 に TXT プラットフォームを追加 第 2 章 : 53 ページの リセット入力 - ST および 65 ページの システム同期モード ( デフォルト ) を変更 第 3 章 : 94 ページの ジッタフィルタ を更新 第 4 章 : 117 ページの 書き込みモード および 119 ページの 非同期クロック を更新 第 6 章 : すべての DCI_18 規格が表 6-39 と表 6-40 と矛盾しないように記述 デバイス全体の SSO を計算するツール へのリンクを変更 第 8 章 : 355 ページの表 8-1の CLKB を更新 357 ページの 高速クロック入力 - CLKB を更新 12/02/ 第 2 章 : 51 ページ 51 ページ 51 ページの IBUFG - グローバルクロック入力バッファ の説明のエッジをハーフに変更 第 4 章 : 148 ページの ALMOSTEMPTY フラグ にテキストと式を追加 150 ページの表 4-19 にメモ 1 を追加第 5 章 : 215 ページの図 5-32 の AM#XM を AM#M に変更 第 6 章 : 248 ページの PCI-X PCI-33 PCI-66 ( ペリフェラルコンポーネントインターフェイス ) の PCI の略語定義を修正 296 ページの SSTL18_II_T_DCI (1.8V) 分割テブナン終端 に SSTL18_II_T_DCI 規格の説明を追加 第 7 章 : 明確にするため 324 ページの図 7-7 のキャプションにモードを追加第 8 章 : 357 ページの ストローブベースのメモリインターフェイス用の高速クロック - OCLK の OCLK と CLK 間に共有のリソースについての説明を追加 01/09/ 第 4 章 : 148 ページの式 4-1 の段落を変更 第 6 章 : 236 ページの Virtex-5 FPGA の SelectIO プリミティブ の差動 I/O 規格のプリミティブ名のリストに IBUFDS_DIFF_OUT を追加 238 ページの IBUFDS_DIFF_OUT セクションを追加 第 7 章 : 333 ページの双方向 IODELAY の Verilog コードの一部の ST 設定を修正 Virtex-5 FPGA ユーザーガイド japan.xilinx.com

7 目次 このマニュアルについて その他の資料 その他のリソース 表記規則 書体 オンラインマニュアル 第 1 章 : クロックリソース グローバルクロックとリージョナルクロック グローバルクロック リージョナルクロックと I/O クロック グローバルクロックリソース グローバルクロック入力 グローバルクロック入力バッファのプリミティブ クロックゲーティングによる消費電力削減 グローバルクロックバッファ グローバルクロックバッファプリミティブ その他の使用モデル クロックツリーとネット - GCLK クロック領域 リージョナルクロックリソース CC (Clock Capable) I/O I/O クロックバッファ - BUFIO BUFIO プリミティブ BUFIO の使用モデル リージョナルクロックバッファ - BUF BUF プリミティブ BUF の属性とモード BUF の使用モデル リージョナルクロックネット VHDL および Verilog のテンプレート 第 2 章 : クロックマネージメントテクノロジ クロックマネージメントについて DCM の概要 DCM プリミティブ DCM_BASE プリミティブ DCM_ADV プリミティブ DCM ポート DCM クロック入力ポート ソースクロック入力 - CLKIN Virtex-5 FPGA ユーザーガイド japan.xilinx.com 7 UG190 (v4.5.) 2009 年 1 月 9 日

8 目次 フィードバッククロック入力 - CLKFB 位相シフトクロック - PSCLK ダイナミックリコンフィギュレーションクロック入力 - DCLK DCM 制御およびデータ入力ポート リセット入力 - ST 位相シフトのインクリメント / デクリメント入力 - PSINCDEC 位相シフトイネーブル入力 - PSEN ダイナミックリコンフィギュレーションデータ入力 - DI[15:0] ダイナミックリコンフィギュレーションアドレス入力 - DADD[6:0] ダイナミックリコンフィギュレーションライトイネーブル入力 - DWE ダイナミックリコンフィギュレーションイネーブル入力 - DEN DCM クロック出力ポート 逓倍出力クロック - CLK 位相を 90 シフトした 1 逓倍出力クロック - CLK 位相を 180 シフトした 1 逓倍出力クロック - CLK 位相を 270 シフトした 1 逓倍出力クロック - CLK 逓倍クロック出力 - CLK2X 位相を 180 シフトした 2 逓倍出力クロック - CLK2X 分周クロック出力 - CLKDV 周波数合成出力クロック - CLKFX 位相シフトした周波数合成クロック出力 - CLKFX DCM ステータスおよびデータ出力ポート ロック出力 - LOCKED 位相シフト DONE 出力 - PSDONE ステータス出力またはダイナミックリコンフィギュレーションデータ出力 - DO[15:0] 55 ダイナミックリコンフィギュレーション eady 出力 - DDY DCM の属性 CLKDV_DIVIDE 属性 CLKFX_MULTIPLY および CLKFX_DIVIDE 属性 CLKIN_PEIOD 属性 CLKIN_DIVIDE_BY_2 属性 CLKOUT_PHASE_SHIFT 属性 CLK_FEEDBACK 属性 DESKEW_ADJUST 属性 DFS_FEQUENCY_MODE 属性 DLL_FEQUENCY_MODE 属性 DUTY_CYCLE_COECTION 属性 DCM_PEFOMANCE_MODE 属性 FACTOY_JF 属性 PHASE_SHIFT 属性 STATUP_WAIT 属性 DCM 設計のガイドライン クロックのスキュー調整 スキュー調整の動作 入力クロックの要件 入力クロックの変動 japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

9 目次 出力クロック コンフィギュレーション中およびスタートアップ時の DCM スキュー調整 スキュー調整回路の特性 周波数合成 周波数合成の動作 周波数合成の特性 位相シフト ファイングレイン位相シフトの動作 PSEN PSINCDEC PSCLK PSDONE の関係 位相シフトオーバーフロー 位相シフトの特性 ダイナミックリコンフィギュレーション DCM と Virtex-5 デバイスのその他のクロックリソースとの接続 IBUFG から DCM への接続 DCM から BUFGCTL への接続 BUFGCTL から DCM への接続 PLL と DCM の接続 DCM と PMCD の接続 使用例 標準的な使用法 ボードレベルでのクロックの生成 内部スキュー調整を使用したボード上のスキュー調整 つの DCM 間でのクロックの切り替え DCM と PLL VHDL/Verilog テンプレートおよび Clocking Wizard DCM のタイミング図 リセット / ロック 固定位相シフト 可変位相シフト ステータスフラグ レガシデバイスのサポート 第 3 章 : 位相ロックループ (PLL) 概要 位相ロックループ (PLL) 一般的な使用法について PLL プリミティブ PLL_BASE プリミティブ PLL_ADV プリミティブ クロックネットワークスキュー調整 周波数合成のみ ジッタフィルタ 制限 VCO 動作範囲 最小および最大入力周波数 Virtex-5 FPGA ユーザーガイド japan.xilinx.com 9 UG190 (v4.5.) 2009 年 1 月 9 日

10 目次 デューティサイクルのプログラム 位相シフト PLL プログラミング 入力周波数の決定 M および D 値の指定 PLL ポート PLL 属性 PLL CLKIN1 および CLKIN2 の使用 PLL クロック入力信号 カウンタ制御 クロックシフト VCO および出力カウンタの波形についての詳細 リファレンスクロックの切り替え 入力クロックまたはフィードバッククロックの欠如 PLL の使用モデル クロックネットワークスキュー調整 内部フィードバックを使用した PLL ゼロ遅延バッファ DCM で PLL を駆動 PLL で DCM を駆動 PLL 同士の接続 アプリケーションガイドライン PLL アプリケーション例 Virtex-4 FPGA の PMCD レガシモードでの PLL 第 4 章 : ブロック AM ブロック AM の概要 ブロック AM の説明 同期デュアルポートおよびシングルポート AM データフロー 読み出し 書き込み 書き込みモード WITE_FIST ( トランスペアレント ) モード ( デフォルト ) EAD_FIST ( 書き込み前に読み込み ) モード NO_CHANGE モード 競合の回避 非同期クロック 同期クロック Virtex-5 デバイスブロック AM の追加機能 出力レジスタ ( オプション ) 読み出しポートと書き込みポートの幅を個別に選択 シンプルデュアルポートブロック AM カスケード接続可能なブロック AM バイトライトイネーブル機能 ブロック AM の ECC ( エラー訂正コード ) japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

11 目次 ブロック AM のライブラリプリミティブ ブロック AM ポート信号 クロック - CLK[A B] イネーブル - EN[A B] バイトライトイネーブル - WE[A B] レジスタイネーブル - EGCE[A B] セット / リセット - SS[A B] アドレスバス - ADD[A B]<13:#><14:#><15:#> データ入力バス - DI[A B]<#:0> および DIP[A B]<#:0> データ出力バス - DO[A B]<#:0> および DOP[A B]<#:0> カスケード入力 - CASCADEINLAT[A B] および CASCADEINEG[A B] カスケード出力 - CASCADEOUTLAT[A B] および CASCADEOUTEG[A B] 制御ピンの反転 GS 未使用の入力 ブロック AM のアドレスマップ ブロック AM の属性 データメモリセルの初期化 - INIT_xx パリティメモリセルの初期化 - INITP_xx 出力ラッチの初期化 - INIT (INIT_A または INIT_B) 出力ラッチ / レジスタの同期セット / リセット (SVAL_[A B]) オプションの出力レジスタ切り替え - DO[A B]_EG 拡張モードアドレス - AM_EXTENSION_[A B] 読み出し幅 - EAD_WIDTH_[A B] 書き込み幅 - WITE_WIDTH_[A B] 書き込みモード - WITE_MODE_[A B] ブロック AM のロケーション制約 VHDL または Verilog コードでのブロック AM の初期化 AMB18 および AMB36 プリミティブの設計上の追加注意事項 出力レジスタ ( オプション ) 独立した読み出しポートと書き込みポートの幅を選択 AMB18 および AMB36 のポートマップ設計ルール カスケード接続可能なブロック AM バイトライトイネーブル機能 追加のブロック AM プリミティブ ブロック AM のアプリケーション 大規模な AM 構造の作成 レジスタモードのブロック AM SS ブロック AM のタイミングモデル ブロック AM のタイミングパラメータ ブロック AM のタイミング特性 クロックイベント クロックイベント クロックイベント クロックイベント ブロック AM のタイミングモデル Virtex-5 FPGA ユーザーガイド japan.xilinx.com 11 UG190 (v4.5.) 2009 年 1 月 9 日

12 目次 ブロック AM の再ターゲット ビルトイン FIFO のサポート マルチレート FIFO 同期 FIFO 同期 FIFO インプリメンテーション FIFO アーキテクチャ : 簡略図 FIFO プリミティブ FIFO ポートの説明 FIFO の動作 リセット 動作モード 標準モード FWFT (First Word Fall Through) モード ステータスフラグ EMPTY フラグ ALMOSTEMPTY フラグ DE フラグ FULL フラグ WE フラグ ALMOSTFULL フラグ FIFO の属性 FIFO ALMOST FULL/EMPTY フラグのオフセット範囲 VHDL および Verilog の FIFO テンプレート FIFO のタイミングモデルとパラメータ FIFO のタイミング特性 ケース 1 : 空の FIFO への書き込み ケース 2 : フルまたはほぼフルの FIFO への書き込み ケース 3 : フルの FIFO からの読み出し ケース 4 : 空またはほぼ空の FIFO からの読み出し ケース 5 : すべてのフラグをリセット ケース 6 : マルチレート FIFO の同時読み出しおよび書き込み FIFO のアプリケーション FIFO をカスケード接続してワード数を増加 FIFO を並列接続してビット数を増加 ビルトインエラー訂正 ECC モードの概要 ブロック AM ECC アーキテクチャの上面図 ブロック AM および FIFO の ECC プリミティブ ブロック AM と FIFO の ECC ポート記述 ブロック AM および FIFO の ECC 属性 ECC モードの動作 標準モードの ECC エンコード専用モードの ECC デコード専用モードの ECC ECC タイミング特性 標準 ECC の書き込みタイミング ( 図 4-31) japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

13 目次 標準 ECC の読み出しタイミング ( 図 4-32) エンコード専用 ECC の書き込みタイミング ( 図 4-31) エンコード専用 ECC の読み出しタイミング デコード専用 ECC の書き込みタイミング デコード専用 ECC の読み出しタイミング ブロック AM ECC モードのタイミングパラメータ ビットワードに意図的なエラーを作成 ビットワード用に 8 ビットパリティを作成 ビットワードへのシングル / ダブルビットエラーの挿入 ブロック AM ECC の VHDL および Verilog テンプレート Legal Block AM and FIFO Combinations 第 5 章 : コンフィギャブルロジックブロック (CLB) CLB の概要 スライスの説明 CLB/ スライスのコンフィギュレーション ルックアップテーブル (LUT) 記憶エレメント 分散 AM およびメモリ (SLICEM のみ ) OM ( 読み出し専用メモリ ) シフトレジスタ (SLICEM のみ ) マルチプレクサ 大型マルチプレクサの設計 高速ルックアヘッドキャリーロジック CLB およびスライスのタイミングモデル 一般的なスライスのタイミングモデルとパラメータ タイミングパラメータ タイミング特性 スライス分散 AM のタイミングモデルおよびパラメータ (SLICEM のみ ) 分散 AM のタイミングパラメータ 分散 AM のタイミング特性 スライス SL のタイミングモデルおよびパラメータ (SLICEM のみ ) スライス SL のタイミングパラメータ スライス SL のタイミング特性 スライスキャリーチェーンのタイミングモデルおよびパラメータ スライスキャリーチェーンのタイミング特性 CLB プリミティブ 分散 AM プリミティブ ポート信号 シフトレジスタ (SL) プリミティブ ポート信号 その他のシフトレジスタアプリケーション 同期シフトレジスタ 固定長シフトレジスタ マルチプレクサのプリミティブ ポート信号 Virtex-5 FPGA ユーザーガイド japan.xilinx.com 13 UG190 (v4.5.) 2009 年 1 月 9 日

14 目次 キャリーチェーンプリミティブ ポート信号 第 6 章 : SelectIO リソース I/O タイルの概要 SelectIO リソースの概要 SelectIO リソースの一般的なガイドライン Virtex-5 FPGA の I/O バンクの規則 参照電圧 (V EF ) ピン 出力駆動ソース電圧 (V CCO ) ピン Virtex-5 FPGA デジタル制御インピーダンス (DCI) はじめに DCI カスケード接続 ザイリンクスの DCI 制御インピーダンスドライバ ( ソース終端 ) インピーダンスが 1/2 の制御インピーダンスドライバ ( ソース終端 ) VCCO の入力終端 ( 単一終端 ) /2 VCCO の入力終端 ( 分割終端 ) V CCO 終端ドライバ ( 単一終端 ) /2 V CCO 終端ドライバ ( 分割終端 ) Virtex-5 デバイスの DCI の I/O 規格 DCI 使用例 Virtex-5 FPGA の SelectIO プリミティブ IBUF および IBUFG OBUF OBUFT IOBUF IBUFDS および IBUFGDS IBUFDS_DIFF_OUT OBUFDS OBUFTDS IOBUFDS Virtex-5 FPGA の SelectIO の属性および制約 ロケーション制約 IOSTANDAD 属性 出力スルーレートの属性 出力駆動能力の属性 IBUF OBUFT および IOBUF の PULLUP/PULLDOWN/KEEPE 差動終端の属性 Virtex-5 FPGA の I/O リソースを宣言する VHDL/Verilog 構文例 サポートされる I/O 規格のガイドライン LVTTL ( 低電圧 TTL) LVCMOS ( 低電圧コンプリメンタリメタルオキサイドセミコンダクタ ) LVDCI ( 低電圧デジタル制御インピーダンス ) LVDCI_DV HSLVDCI ( 高速低電圧デジタル制御インピーダンス ) japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

15 目次 PCI-X PCI-33 PCI-66 ( ペリフェラルコンポーネントインターフェイス ) GTL ( ガンニングトランシーバロジック ) GTL_DCI の使用法 GTLP ( ガンニングトランシーバロジックプラス ) GTLP_DCI の使用法 HSTL ( 高速トランシーバロジック ) HSTL_ I HSTL_ III HSTL_ I_18 HSTL_ III_18 HSTL_I_ HSTL_ I_DCI HSTL_ III_DCI HSTL_ I_DCI_18 HSTL_ III_DCI_ HSTL_ II HSTL_ IV HSTL_ II_18 HSTL_ IV_ HSTL_ II_DCI HSTL_ IV_DCI HSTL_ II_DCI_18 HSTL_ IV_DCI_ HSTL_ II_T_DCI HSTL_ II_T_DCI_ DIFF_HSTL_ II DIFF_HSTL_II_ DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI_ DIFF_HSTL_I DIFF_HSTL_I_ DIFF_HSTL_I_DCI DIFF_HSTL_I_DCI_ HSTL クラス I 差動 HSTL クラス I HSTL クラス II 差動 HSTL クラス II HSTL クラス III HSTL クラス IV HSTL_II_T_DCI (1.5V) 分割テブナン終端 HSTL クラス I (1.8V) 差動 HSTL クラス I (1.8V) HSTL クラス II (1.8V) 差動 HSTL クラス II (1.8V) HSTL クラス III (1.8V) HSTL クラス IV (1.8V) HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端 HSTL クラス I (1.2V) SSTL ( スタブシリーズターミネーテッドロジック ) SSTL2_I SSTL18_I SSTL2_I_DCI SSTL18_I_DCI SSTL2_II SSTL18_II SSTL2_II_DCI SSTL18_II_DCI DIFF_SSTL2_I DIFF_SSTL18_I DIFF_SSTL2_I_DCI DIFF_SSTL18_I_DCI DIFF_SSTL2_II DIFF_SSTL18_II DIFF_SSTL2_II_DCI DIFF_SSTL18_II_DCI SSTL2_II_T_DCI SSTL18_II_T_DCI SSTL2 クラス I (2.5V) 差動 SSTL2 クラス I (2.5V) SSTL2 クラス II (2.5V) 差動 SSTL2 クラス II (2.5V) SSTL2_II_T_DCI (2.5V) 分割テブナン終端 SSTL18 クラス I (1.8V) Virtex-5 FPGA ユーザーガイド japan.xilinx.com 15 UG190 (v4.5.) 2009 年 1 月 9 日

16 目次 差動 SSTL クラス I (1.8V) SSTL18 クラス II (1.8V) 差動 SSTL クラス II (1.8V) SSTL18_II_T_DCI (1.8V) 分割テブナン終端 差動終端の属性 : DIFF_TEM LVDS と拡張モード LVDS ( 低電圧差動信号 ) トランスミッタの終端 レシーバの終端 HyperTransport プロトコル (HT) 低振幅差動信号 (SDS) BLVDS ( バス LVDS) 差動 LVPECL ( 低電圧ポジティブエミッタカップルロジック ) LVPECL トランシーバの終端 同じバンク内で異なる I/O 規格を使用する際の規則 V I/O デザインのガイドライン IO 規格のデザインルール 複数技術の使用 同時スイッチ出力リミット スパースシェブロンパッケージ 公称の PCB 仕様 PCB 構造 信号リターン電流の管理 負荷トレース 電源分配システムデザイン 公称 SSO リミット表 実際の SSO リミットと公称 SSO リミット SSO ノイズの電気的基本 PFDM (Parasitic Factors Derating Method ) SSO 使用率の計算 デバイス全体の SSO を計算するツール その他の SSO について LVDCI および HSLVDCI ドライバ バンク 第 7 章 : SelectIO ロジックリソース はじめに ILOGIC リソース 組み合わせ入力パス 入力 DD について (IDD) OPPOSITE_EDGE モード SAME_EDGE モード SAME_EDGE_PIPELINED モード 入力 DD プリミティブ (IDD) IDD の VHDL および Verilog のテンプレート ILOGIC のタイミングモデル ILOGIC のタイミング特性 japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

17 目次 DD モード ILOGIC のタイミング特性 入力 / 出力遅延エレメント (IODELAY) IODELAY プリミティブ IODELAY ポート IODELAY 属性 IODELAY タイミング インクリメント / デクリメント動作後の安定 IODELAY の VHDL および Verilog インスタンシエーションのテンプレート IODELAY のターンアラウンドタイムの使用モデル IDELAYCTL のまとめ IDELAYCTL プリミティブ IDELAYCTL ポート IDELAYCTL のタイミング IDELAYCTL の位置 IDELAYCTL の使用法および設計のガイドライン OLOGIC リソース 組み合わせ出力データおよびトライステート制御パス 出力 DD のまとめ (ODD) OPPOSITE_EDGE モード SAME_EDGE モード クロック転送 出力 DD プリミティブ (ODD) ODD の VHDL および Verilog テンプレート OLOGIC タイミングモデル タイミング特性 第 8 章 : アドバンス SelectIO ロジックリソース はじめに 入力 Serial-to-Parallel ロジックリソース (ISEDES) ISEDES プリミティブ (ISEDES_NODELAY) ISEDES_NODELAY ポート レジスタ付き出力 - Q1 ~ Q Bitslip 処理 - BITSLIP クロックイネーブル入力 - CE1 および CE 高速クロック入力 - CLK 高速クロック入力 - CLKB 分周クロック入力 - CLKDIV IOB からのシリアル入力データ - D ストローブベースのメモリインターフェイス用の高速クロック - OCLK リセット入力 - ST ISEDES_NODELAY 属性 BITSLIP_ENABLE 属性 DATA_ATE 属性 DATA_WIDTH 属性 INTEFACE_TYPE 属性 NUM_CE 属性 Virtex-5 FPGA ユーザーガイド japan.xilinx.com 17 UG190 (v4.5.) 2009 年 1 月 9 日

18 目次 SEDES_MODE 属性 ISEDES_NODELAY のクロック手法 ネットワーキングインターフェイスタイプ メモリインターフェイスタイプ ISEDES でのビット幅の拡張 Serial-to-Parallel コンバータビット幅拡張のガイドライン ISEDES レイテンシ ISEDES タイミングモデルおよびパラメータ タイミング特性 リセット入力のタイミング ISEDES の VHDL および Verilog インスタンシエーションテンプレート BITSLIP サブモジュール Bitslip の処理 Bitslip タイミングモデルおよびパラメータ 出力 Parallel-to-Serial ロジックリソース (OSEDES) データ Parallel-to-Serial コンバータ トライステート Parallel-to-Serial コンバータ OSEDES プリミティブ OSEDES ポート データパス出力 - OQ トライステート制御出力 - TQ 高速クロック入力 - CLK 分周クロック入力 - CLKDIV パラレルデータ入力 - D1 ~ D 出力データクロックイネーブル - OCE パラレルトライステート入力 - T1 ~ T トライステート信号クロックイネーブル - TCE リセット入力 - S OSEDES 属性 DATA_ATE_OQ 属性 DATA_ATE_TQ 属性 DATA_WIDTH 属性 SEDES_MODE 属性 TISTATE_WIDTH 属性 OSEDES のクロック手法 OSEDES でのビット幅の拡張 Parallel-to-Serial コンバータビット幅拡張のガイドライン OSEDES のレイテンシ OSEDES タイミングモデルおよびパラメータ :1 SD シリアライゼーションのタイミング特性 :1 DD シリアライゼーションのタイミング特性 :1 DD トライステートコントローラのシリアライゼーションのタイミング特性. 379 リセット出力タイミング OSEDES VHDL および Verilog インスタンシエーションテンプレート 索引 japan.xilinx.com Virtex-5 FPGA ユーザーガイド UG190 (v4.5.) 2009 年 1 月 9 日

19 このマニュアルについて 本ユーザーガイドは Virtex -5 アーキテクチャについて説明します Virtex-5 FPGA ファミリの最新資料は ザイリンクスのウェブサイト から入手してください その他の資料 その他の Virtex-5 に関する情報は から次を参照してください Virtex-5 ファミリ概要 Virtex-5 ファミリの機能と製品の概略を説明しています Virtex-5 FPGA データシート : DC 特性およびスイッチ特性 Virtex-5 ファミリの DC およびスイッチ特性が記載されています Virtex-5 FPGA ocketio GTP トランシーバユーザーガイド このガイドでは Virtex-5 LXT および SXT プラットフォームデバイスで利用可能な ocketio GTP トランシーバについて説明します Virtex-5 FPGA ocketio GTX トランシーバユーザーガイドこのガイドでは Virtex-5 TXT および FXT プラットフォームデバイスで利用可能な ocketio GTX トランシーバについて説明します PowerPC 440 デザインの Virtex 5 FPGA エンベデッドプロセッサブロック このリファレンスガイドでは Virtex-5 FXT プラットフォームで利用可能なエンベデッドプロセッサブロックについて説明します Virtex-5 FPGA トライモードイーサネットメディアアクセスコントローラ LXT TXT SXT FXT プラットフォームで利用可能なトライモード MAC (Media Access Controller) について説明しています PCI Express デザインの Virtex-5 FPGA Integrated Endpoint ブロックユーザーガイド PCI Express デザイン用の Virtex-5 LXT SXT TXT FXT プラットフォームの統合エンドポイントブロックについて説明しています XtremeDSP ユーザーガイド XtremeDSP スライスの説明と DSP48E スライスを使用するためのリファレンスデザインを含みます Virtex-5 FPGA コンフィギュレーションガイド Virtex-5 FPGA ユーザーガイド japan.xilinx.com 19

20 このマニュアルについて コンフィギュレーションインターフェイス ( シリアルおよび SelectMAP) ビットストリーム暗号化 バウンダリスキャン JTAG コンフィギュレーション リコンフィギュレーション方法 SelectMAP と JTAG インターフェイスからのリードバックに関する章が含まれます Virtex-5 FPGA システムモニタユーザーガイド すべての Virtex-5 デバイスで使用可能なシステムモニタの機能について説明しています Virtex-5 FPGA パッケージおよびピン配置の仕様 デバイス / パッケージの組み合わせと最大 I/O 数 ピン定義 ピン配置表 ピン配置図 機械図 温度仕様などを示す表が含まれます Virtex-5 FPGA PCB デザイナーズガイド このガイドでは PCB およびインターフェイスレベルでデザインを決定するための戦略に焦点を合わせて Virtex-5 デバイスでの PCB デザインに関する情報を提供します その他のリソース 追加の資料は 次の Web サイトから参照できます シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次の Web サイトにアクセスしてください 表記規則 このマニュアルでは 次の表記規則を使用しています 各規則について 例を挙げて説明します 書体 次の規則は すべてのマニュアルで使用されています 表記規則使用箇所例 Courier フォント Courier フォント ( 太字 ) イタリックフォント 二重 / 一重かぎかっこ 角かっこ [ ] システムが表示するメッセージ プロンプト プログラムファイルを表示します 構文内で入力するコマンドを示します ユーザーが値を入力する必要のある構文内の変数に使用します はマニュアル名を はセクション名を示します オプションの入力またはパラメータを示しますが bus[7:0] のようなバス仕様では必ず使用します また GUI 表記にも使用します speed grade: ngdbuild design_name ngdbuild design_name 詳細については 開発システムリファレンスガイド の PA を参照してください ngdbuild [option_name] design_name [File] [Open] をクリックします 20 japan.xilinx.com Virtex-5 FPGA ユーザーガイド

21 表記規則 表記規則使用箇所例 中かっこ { } 縦棒 縦の省略記号... 横の省略記号... 1 つ以上の項目を選択するためのリストを示します 選択するリストの項目を分離します 繰り返し項目が省略されていることを示します 繰り返し項目が省略されていることを示します lowpwr ={on off} lowpwr ={on off} IOB #1: Name = QOUT IOB #2: Name = CLKIN... allow block block_name loc1 loc2... locn; オンラインマニュアル このマニュアルでは 次の規則が使用されています 表記規則使用箇所例 青色の文字 赤色の文字 青色の下線付き文字 マニュアル内の相互参照を示します ほかのマニュアルへの相互参照を示します Web サイト (UL) へのハイパーリンクです 詳細については その他のリソース を参照してください 詳細については 第 1 章 タイトルフォーマット を参照してください 詳細については Virtex-II Platform FPGA ユーザーガイド の図 2-5 を参照してください 最新のスピードファイルは から入手できます Virtex-5 FPGA ユーザーガイド japan.xilinx.com 21

22 このマニュアルについて 22 japan.xilinx.com Virtex-5 FPGA ユーザーガイド

23 第 1 章 クロックリソース グローバルクロックとリージョナルクロック Virtex -5 デバイスは クロックの使用を目的として複数の領域に分割されています 領域数は 8 ~ 24 となっており デバイスのサイズによって異なります グローバルクロック Virtex-5 デバイスには 32 個のグローバルクロックラインが含まれます このグローバルクロックは すべてのシーケンシャルリソース (CLB ブロック AM CMT I/O) に使用でき ロジック信号も駆動できます これら 32 個のうち 10 個が任意の領域で使用可能です グローバルクロックを駆動できるのは グローバルクロックバッファのみです グローバルクロックは クロックイネーブル回路またはグリッチのないマルチプレクサとしても使用できます また グローバルクロックを使用することで 2 つのクロックリソース間の選択ができるだけでなく 問題のあったクロックソースからの切り替えも可能です 通常 グローバルクロックバッファは クロック分配遅延をなくすため あるいは別のクロックに対する遅延を調整するために CMT ( クロックマネージメントタイル ) で駆動されます グローバルクロック数は CMT より多くなっていますが 多くの場合 1 つの CMT で複数のグローバルクロックを駆動します リージョナルクロックと I/O クロック 各領域には 2 つのリージョナルクロックバッファと 4 つのリージョナルクロックツリーがあります Virtex-5 デバイスでは 中央カラムにあるいくつかの I/O バンクを除いて その I/O バンクは正確に 1 領域に広がっています 領域 1 つ分のサイズを持つ各バンクには CC (Clock Capable) クロック入力が 4 つあります それぞれの入力が差動またはシングルエンド方式で 同一バンクまたは領域にある 4 つの I/O クロックおよび 2 つのリージョナルクロックを駆動できます また リージョナルクロックは 隣接領域のリージョナルクロックツリーを駆動可能です CC (Clock Capable) I/O がシングルエンドクロックで駆動されている場合 そのクロックは 差動クロックピンペアの正 (P) 側に接続する必要があります 負 (N) 側は 汎用 I/O として使用するか未接続にできます リージョナルクロックバッファは 1 ~ 8 の整数で入力クロックレートを分周するようにプログラムできます この機能と IOB のプログラマブルなシリアライザ / デシリアライザを併用すると ( 第 8 章の アドバンス SelectIO ロジックリソース を参照 ) ロジックリソースを追加せずに ソース同期システムのクロックドメインの切り替えができます I/O クロックは 高速で I/O のシリアライザ / デシリアライザ回路としても動作します ( 第 8 章の アドバンス SelectIO ロジックリソース を参照 ) Virtex-5 FPGA ユーザーガイド japan.xilinx.com 23

24 第 1 章 : クロックリソース グローバルクロックリソース グローバルクロックは すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです このネットワークは スキュー デューティサイクルの歪み および消費電力を抑え ジッタ耐性を向上して高周波数信号をサポートするよう設計されています グローバルクロックの信号パスを理解すると さまざまなグローバルクロックリソースについても理解できるようになります グローバルクロックリソースとネットワークには 次のパスおよびコンポーネントが含まれます グローバルクロック入力 グローバルクロックバッファ クロックツリーとネット - GCLK クロック領域 グローバルクロック入力 Virtex-5 FPGA には クロック入力として使用しないときは 通常のユーザー I/O として使用可能なグローバルクロック入力ピンが含まれます 各デバイスには 20 個のグローバルクロック入力があります クロック入力は 差動 I/O 規格も含め 任意の I/O 規格にコンフィギュレーション可能です クロック入力は それぞれシングルエンドまたは差動方式のいずれかにでき 必要であれば 20 個のクロック入力すべてを差動方式にできます 出力として使用する場合 グローバルクロック入力ピンは 任意の出力規格にコンフィギュレーション可能です 各グローバルクロック入力ピンは シングルエンド出力規格またはすべての差動出力規格をサポートします グローバルクロック入力バッファのプリミティブ 表 1-1 に 入力クロック I/O の入力バッファのプリミティブを示します 表 1-1 : クロックバッファのプリミティブ プリミティブ入力出力説明 IBUFG I O シングルエンド I/O の入力クロックバッファ IBUFGDS I IB O 差動 I/O の入力クロックバッファ IOSTANDAD 属性を該当する規格に設定すると これらの 2 つのプリミティブを Virtex-5 の I/O リソースに対して使用できるようになります 使用可能な I/O 規格の詳細は 第 6 章の SelectIO リソース の表 6-39 を参照してください クロックゲーティングによる消費電力削減 Virtex-5 のクロックアーキテクチャは デザインの一部の消費電力を低減させるため クロックゲーティングを用いるという確実な方法を採用しています ほとんどのデザインには 未使用の BUFGCE リソースが含まれます 1 つのクロックは BUFGCE 入力をを駆動でき BUFGCE 出力はロジックの別々の領域を駆動できます たとえば 常時動作していることが必要なロジックすべてがいくつかのクロック領域に制約されている場合 これらの領域を 1 つの BUFGCE 出力で駆動することが可能です また 別の BUFGCE のイネーブル信号をトグルすることは 電力削減可能なロジック領域におけるダイナミック電力消費をすべて停止するシンプルな方法となります 24 japan.xilinx.com Virtex-5 FPGA ユーザーガイド