Multi-Port Memory Controller (MPMC) (v6.04.a) データシート

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1 LogiCORE IP Multi-Port Memory Controller (MPMC) (v6.04.a) DS 年 7 月 6 日 概要 MPMC は SDRAM/DDR/DDR2/DDR3/LPDDR メモリをサポートするパラメーター指定可能なメモリコントローラーです MPMC では 1 ~ 8 個のポートを使用してメモリにアクセスできます 各ポートは IBM の CoreConnect ツールキットプロセッサローカルバス (PLB) v4.6 およびザイリンクス CachLink (XCL) 構造を使用して PowerPC 405 プロセッサおよび MicroBlaze プロセッサに接続可能な PIM (Personality Interface Module) のセット または PowerPC 440 プロセッサ用のメモリインターフェイスブロック (MIB) PIM (PPC440MC) から選択できます MPMC では メモリへの全二重 高バンド幅 LocalLink インターフェイスを提供するソフトダイレクトメモリアクセス (SDMA) コントローラーがサポートされています ビデオフレームバッファーコントローラー (VFBC) PIM も使用できます メモリコントローラーコアへの低レベルの直接アクセスには ソフトメモリコントローラー用にはネイティブポートインターフェイス (NPI) PIM Spartan-6 ハードメモリコントローラー用にはメモリコントローラーブロック (MCB) PIM を使用できます また オプションでエラー訂正コード (ECC) パフォーマンスモニター (PM) およびデバッグレジスタもサポートされます 機能 ソフトダイレクトメモリアクセス (SDMA) をサポート ダブルデータレート (DDR/DDR2/DDR3/LPDDR) およびシングルデータレート (SDR) SDRAM メモリをサポート DIMM をサポート ( レジスタ付き バッファーなし ) エラー訂正コード (ECC) パフォーマンスモニター (PM) およびデバッグレジスタをサポート パラメーター指定可能 - ポート数 (1 ~ 8) - メモリへのデータビット数 ( ) - データパス FIFO のコンフィギュレーション Spartan-3 Virtex-4 および Virtex-5 で Memory Interface Generator (MIG) ベースの PHY v3.6.1 をサポート Spartan-6 および Virtex-6 で MIG ベースの PHY v3.8 をサポート ( 次ページに続く ) LogiCORE に関する情報 コアの詳細 サポートデバイス (1) Spartan -3/3A/3E/3AN/3A DSP Virtex -4 Virtex-5 Virtex-6 Spartan-6 デザインツール要件ザイリンクスインプリ ISE Design Suite 13 メンテーションツール 検証 シミュレーション 合成 使用リソース 資料 デザインファイルフォーマット リファレンスデザイン / アプリケーションノート japan.xilinx.com で提供 IUS (v10.2 (LINUX のみ ) ModelSim (v6.6d) XST 201 ページの パフォーマンス タイミング リソース使用量 を参照 コアに含まれるもの DS643 Multi-Port Memory Controller (MPMC) ( このデータシート ) Verilog VHDL 235 ページの 関連資料 を参照 サポート 1. 詳細は 3 ページの FPGA デバイスサポート を参照してください 派生デバイスサポートは このコアのリリースノートおよび japan.xilinx.com/ise/embedded/ddsupport.htm を参照してください メモ : このデータシートでは PLB v4.6 および PLB という用語でザイリンクス仕様の PLB v4.6 を表します MPMC では PLB v3.4 などの PLB の以前のバージョンはサポートされません また MPMC を直接 OPB ペリフェラルに接続することはできません MPMC と OPB ペリフェラルを接続するには PLB v4.6 から OPB または OPB から PLB v4.6 ブリッジへの接続が必要です このバス規格の詳細およびこの規格を使用するためのデザインの移行については 235 ページの 関連資料 を参照してください Copyright Xilinx, Inc. All Rights Reserved. XILINX, the Xilinx logo, Virtex, Spartan, ISE and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. DS 年 7 月 6 日 japan.xilinx.com 1

2 機能 ( 続き ) MIG ベースの PHY の代わりにスタティック物理 (PHY) インターフェイスを使用可能 アービトレーションアルゴリズムをユーザーがコンフィギュレーション可能 カスタマイズ可能なインターフェイス : XCL LocalLink (SDMA を使用 ) PLB v4.6 ( ザイリンクス仕様 ) NPI MCB MIB/PPC440MC および VFBC メモ : アーキテクチャによっては 一部の機能に制限があったり 使用できない機能があります 詳細は 表 1 で MPMC のアーキテクチャ特定の機能を参照してください MPMC のアーキテクチャ固有の機能 表 1 に MPMC のアーキテクチャ固有の機能を示します 表 1 : MPMC のアーキテクチャ固有の機能 機能 アーキテクチャ Spartan-3 Virtex-4 Virtex-5 Spartan-6 Virtex-6 PLB PIM X X X X X XCL PIM X X X X X SDMA PIM (3) X X X X X PPC440MC PIM Virtex-5 FX のみ VFBC PIM X X X X X NPI PIM X X X X X MCB PIM X 最大ポート数 (1) 8 SDRAM メモリ ( 幅 ) (2) DDR メモリ ( 幅 ) (2) LPDDR メモリ ( 幅 ) (2) 16 DDR2 メモリ ( 幅 ) (2) DDR3 メモリ ( 幅 ) (2) デバッグレジスタ X X X ECC X X X スタティック PHY X X X MIG PHY (v.3.61) X X X Spartan-6 MCB ( コントローラーおよび PHY) X パフォーマンスモニター X X X X X MIG v3.8 サポート X X メモ : 1. 最大ポート数は MCB のポートコンフィギュレーションモードによって異なります 2. 最大メモリ幅は デバイスの I/O で制限される場合があります 3. SDMA のサポートは アーキテクチャおよび外部メモリ幅によって異なります 2 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

3 FPGA デバイスサポート 表 2 に サポートされるデバイスファミリを示します 表 2 : MPMC でサポートされるデバイス Spartan-3 Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSP Spartan-6 Virtex-4 Virtex-5 Virtex-6 (1) FPGA デバイス この表は MPMC でサポートされる主なアーキテクチャを示します japan.xilinx.com/ise/embedded/ddsupport.htm にリストされている派生アーキテクチャもサポートされています 最新のデバイスおよび派生デバイスのサポート情報は MIG の資料を参照してください MPMC では通常 オートモーティブ (XA) QPro (Q QR XQ) および低消費電力 (L) などの派生デバイスファミリも等価のベースファミリデバイスと同様に処理されます ただし MPMC および MIG デザインは すべての派生デバイスファミリに対してハードウェアでの再試験および再特性化が実行されているとは限りません 1. このデバイスファミリのサポートは開発段階のものであり デザインがハードウェアで機能しなかったり 動作が制限される可能性があります 最新のデバイスサポート情報は MIG の資料を参照してください デザインパラメーター 次の表に MPMC システム 関連メモリ PIM (Personality Interface Module) のデザインパラメーター 設定可能な値 説明を示します パラメーター値が文字列 または英数文字を含む場合 大文字にする必要があります DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 3

4 システムパラメーター 表 3 に システムパラメーターを示します 表 3 : システムパラメーター パラメーター名 デフォルト値 設定可能な値 説明 C_ALL_PIMS_SHARE_ADDRESSES (1) C_ARB_PIPELINE (9) C_ARB_USE_DEFAULT 0 0 MPMC ポートでアドレスのデコードに C_MPMC_BASEADDR および C_MPMC_HIGHADDR を使用するか 個別のアドレス範囲デコードを使用するかを指定します また SDMA 制御レジスタインターフェイスでアドレスのデコードに C_SDMA_CTRL_BASEADDR および C_SDMA_CTRL_HIGHADDR を使用するか MPMC ポートおよび SDMA 制御レジスタポートで個別のアドレス範囲デコードを使用するかを指定します 1 : アドレスのデコードに MPMC ポートでは C_MPMC_BASEADDR および C_MPMC_HIGHADDR を使用し SDMA 制御レジスタでは C_SDMA_CTRL_BASEADDR および C_SDMA_CTRL_HIGHADDR を使用 0 : MPMC ポートおよび SDMA 制御レジスタで個別のアドレス範囲でコードを使用 アービタパイプラインをイネーブルまたはディスエーブルにします 0 : アービタパイプラインをディスエーブル 1 : アービタパイプラインをイネーブル ( パフォーマンス ) 使用するデフォルトのアービトレーションアルゴリズムを指定します ( 使用不可 ) C_ARB0_ALGO ROUND_ROBIN ROUND_ROBIN FIXED CUSTOM アルゴリズム 0 に使用するアービトレーション手法を指定します (CUSTOM ではブロック RAM を使用 ) C_NUM_PORTS が 2 以上の場合にのみ有効です FIXED に設定すると 優先順位はポート 0 からポート 7 の順になり C_ARB0_SLOTx 設定にかかわらず変更することはできません 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ 4 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

5 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_ARB0_NUM_SLOTS 1 1 ~ 16 カスタムアルゴリズムで使用するタイムスロットの数を指定します C_ARBO_ALGO = CUSTOM の場合にのみ有効です Spartan-6 では 設定可能な値は 10 または 12 のみです C_ARB0_SLOT0... C_ARB0_SLOT15 なし 数値の列例 : タイムスロット n のアービトレーションの優先順位を指定します (n は 0 ~ 15 有効なタイムスロットの数は 0 ~ (C_ARB0_NUM_SLOTS-1)) 優先順位の高いものから 左から右に並べます 有効なポートをすべて 1 回ずつ指定します C_ARBO_ALGO = CUSTOM の場合にのみ有効です C_DEBUG_REG_ENABLE C_FAMILY virtex5 文字列 C_IDELAYCTRL_LOC (5) NOT_SET 文字列 C_IODELAY_GRP (11) NOT_SET 文字列 0 : MIG のデバッグレジスタをディスエーブル 1 : MIG のデバッグレジスタをイネーブル (Spartan-3 Virtex-4 および Virtex-5 MIG PHY のみ ) virtex4 qvirtex4 qrvirtex4 virtex5 virtex6 spartan3 aspartan3 spartan3a spartan3adsp spartan3e aspartan3e aspartan3a spartan6 IDELAYCTRL のロケーション制約を設定します ( ハイフンで分離 ) IDELAYCTRL と IODELAY エレメントをグループ化するのに使用するユーザー定義名 C_MAX_REQ_ALLOWED 1 1 ポートごとにキューで保持できる要求数 C_MCB_LOC (10) NOT_SET NOT_SET MEMC1 MEMC2 MEMC3 MEMC4 複数の MCB サイトを含むデバイスでの MCB の場所 詳細は 130 ページの Spartan-6 C_MCB_LOC パラメーター を参照してください 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 5

6 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MCB_USE_EXTERNAL_BUFPLL (10) MCB クロックを駆動するのに外部 BUFPLL_MCB を使用するかどうかを指定します このオプションは通常 FPGA の同じ側に 2 つのアクティブ MCB があり BUFPLL_MCB を共有する必要がある場合に使用します 2 つ目の MCB では プライマリ MCB からの BUFPLL_MCB を共有する必要があります 0 : MPMC 内に BUFPLL_MCB をインスタンシエート 1 : MPMC 内に BUFPLL_MCB をインスタンシエートしない C_MCB_RZQ_LOC (10) NOT_SET NOT_SET < 有効なピンロケーション > RZQ ピンに LOC 制約を設定します このパラメーターは RZQ ピンのコアレベルの LOC 制約に変換され RZQ 信号が接続されている場合にのみ必要です パラメーターの有効な値は C_MCB_LOC 制約で選択された MCB バンクによって異なります ボードへの FPGA のピン配置に一致させる必要があります C_MCB_ZIO_LOC (10) NOT_SET NOT_SET < 有効なピンロケーション > ZIO ピンに LOC 制約を設定します このパラメーターは ZIO ピンのコアレベルの LOC 制約に変換され ZIO 信号が接続されている場合にのみ必要です パラメーターの有効な値は C_MCB_LOC 制約で選択された MCB バンクによって異なります ボードへの FPGA のピン配置に一致させる必要があります C_MEM_ADDR_ORDER (10) BANK_ROW_ COLUMN BANK_ROW_ COLUMN ROW_BANK_ COLUMN アドレスバスを分割する順序 ( 行ビット バンクビット 列ビット ) を定義します C_MEM_CALIBRATION_SOFT_IP (10) FALSE TRUE FALSE FALSE : ソフトキャリブレーションロジックをディスエーブル TRUE : ソフトキャリブレーションロジックをイネーブル ( 製品シリコンで強く推奨 ) C_MPMC_BASEADDR (1) 0xFFFFFFFF 有効なアドレス MPMC PIM で共有される下位アドレス C_MPMC_HIGHADDR (1) 0x 有効なアドレス MPMC PIM で共有される上位アドレス MPMC では 2GB までのメモリがサポートされます 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ 6 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

7 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MPMC_CLK_MEM_2X_PERIOD_PS (10) ~ C_MPMC_CTRL_BASEADDR (7) 0xFFFFFFFF 有効なアドレス クロックメモリの値は XPS でポート MPMC_Clk_Mem_2x に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます MPMC CTRL PLB v4.6 の下位アドレス 64K に揃える必要があります C_MPMC_CTRL_HIGHADDR (7) 0x 有効なアドレス MPMC CTRL PLB v4.6 の上位アドレス C_MPMC_CTRL_AWIDTH (7) PLB v4.6 のアドレス幅 C_MPMC_CTRL_DWIDTH (7) PLB v4.6 のデータ幅 C_MPMC_CTRL_NATIVE_DWIDTH (7) PLB v4.6 のネイティブデータ幅 C_MPMC_CTRL_PLB_NUM_MASTERS (7) 1 0 ~ 16 PLB v4.6 バス上のマスターの数 C_MPMC_CTRL_PLB_MID_WIDTH (7) 1 0 ~ 4 PLB v4.6 マスター ID の幅 C_MPMC_CTRL_P2P (7) PLB v4.6 のポイントツーポイント (P2P) サポート C_MPMC_CTRL_SUPPORT_BURSTS (7) PLB v4.6 PIM バーストのサポート C_MPMC_CTRL_SMALLEST_MASTER (7) PLB v4.6 バス上の最小マスター C_MPMC_SW_BASEADDR 0xFFFFFFFF 有効なアドレス C_ALL_PIMS_SHARE_ADDRESSES=0 の場合にのみ MPMC ドライバーで使用される MPMC PIM ソフトウェア下位アドレス C_ALL_PIMS_SHARE_ADDRESSES=0 のときに有効な値が設定されていない場合 ソフトウェアドライバーで C_PIM0_BASEADDR の値が使用されます C_MPMC_SW_HIGHADDR 0x 有効なアドレス C_ALL_PIMS_SHARE_ADDRESSES=0 の場合にのみ MPMC ドライバーで使用される MPMC PIM ソフトウェア上位アドレス C_ALL_PIMS_SHARE_ADDRESSES=0 のときに有効な値が設定されていない場合 ソフトウェアドライバーで C_PIM0_HIGHADDR の値が使用されます 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 7

8 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_NUM_IDELAYCTRL (5) 1 0 ~ 16 C_NUM_PORTS 1 1 ~ 8 C_PM_ENABLE C_PM_DC_WIDTH (2) 48 1 ~ 64 C_PM_GC_CNTR (2) C_PM_GC_WIDTH (2) 48 1 ~ 64 C_PM_SHIFT_CNT_BY (2) 1 0 ~ 3 C_PORT_CONFIG (10) 1 0 ~ 4 インスタンシエートする IDELAYCTRL エレメントの数 インターフェイスポートの数 MPMC コンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS (Microprocessor Hardware Specification) ファイルの適切なパラメーターに配置されます Spartan-6 では C_PORT_CONFIG の値によりポートの最大数が 6 に制限されます パフォーマンスモニター (PM) をイネーブルまたはディスエーブルに設定します 0 : ディスエーブル 1 : イネーブル PM デッドサイクルカウンターの幅を設定します グローバルクロックカウンターをイネーブルまたはディスエーブルに設定します 0 : ディスエーブル 1 : イネーブル PM グローバルサイクルカウンターの幅を設定します パフォーマンスモニターで使用されるヒストグラムの棒のサイズを指定します Spartan-6 のポートコンフィギュレーションを指定します ポート名のアルファベットは 次を表します B : 双方向ポート U : 単一方向ポートアルファベットの後の数値は ビット幅を表します 0 : 6 ポート (B32 B32 U32 U32 U32 U32) 1 : 4 ポート (B32 B32 B32 B32) 2 : 3 ポート (B64 B32 B32) 3 : 2 ポート (B64 B64) 4 : 1 ポート (B128) 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ 8 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

9 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_RD_DATAPATH_TML_MAX_FANOUT (9) 読み出しデータベースタイミング制御ロジックの最大レジスタファンアウト PHY 層から読み出し FIFO データパスへのファンアウトを制御します 0 : レジスタをインスタンシエートしない 1 : 読み出しデータを PHY から 8 個のレジスタセットに送信し 各読み出し FIFO に送信 2 : 読み出しデータを PHY から 4 個のレジスタセットに送信し レジスタの出力を最大 2 個の読み出し FIFO に送信 1 4 : 読み出しデータを PHY から 2 個のレジスタセットに送信し レジスタの出力を最大 4 個の読み出し FIFO に送信 1 8 : 読み出しデータを PHY から 1 個のレジスタセットに送信し レジスタの出力を最大 8 個の読み出し FIFO に送信メモ : 1. 値 は使用できません C_SPECIAL_BOARD NONE S3E_STKIT S3E_1600E S3A_STKIT NONE ザイリンクス特有の物理層を使用する特殊な Spartan-3E または Spartan-3A ボードを指定します C_SKIP_SIM_INIT_DELAY (6 9) C_STATIC_PHY_RDEN_DELAY (3) 5 0 ~ 15 C_STATIC_PHY_RDDATA_CLK_SEL (3) 短縮された初期化シーケンスを使用します ( シミュレーションのみ ) Virtex-6 でこのパラメーターをイネーブルにすると MIG PHY パラメーターが次のように設定されます - MEM_CAL_WIDTH = HALF - OCB_MONITOR = OFF - SIM_INIT_OPTION = SKIP_PU_DLY - SIM_CAL_OPTION = FAST_CAL RDENDELAY レジスタのパワーオン値またはリセット値を設定します RDDATA_CLK_SEL レジスタのパワーオン値またはリセット値を設定します C_STATIC_PHY_RDDATA_SWAP_RISE (3) RDDATA_SWAP_RISE レジスタのパワーオン値またはリセット値を設定します 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 9

10 表 3 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_USE_MIG_FLOW C_USE_STATIC_PHY (12) C_WR_DATAPATH_TML_PIPELINE (9 12) C_WR_TRAINING_PORT (5) 0 0 ~ 7 MPMC IP コンフィギュレーションダイアログボックスからの統合 MIG GUI フローをイネーブルまたはディスエーブルにします 0 : 統合 MIG GUI フローを使用しない通常の MPMC フローを使用 1 : MPMC IP コンフィギュレーションダイアログボックスからの統合 MIG GUI フローを使用この設定では MPMC EDK プロジェクトの MIG GUI からのエリア制約 タイミング制約 I/O 配置制約も自動的にリンクされます 詳細は 103 ページの 統合 MIG GUI フロー を参照してください 物理層キャリブレーションのソフトウェア制御インターフェイス ( スタティック PHY) をイネーブルまたはディスエーブルにします 0 : スタティック PHY をディスエーブル 1 : スタティック PHY をイネーブル C_MEM_TYPE = SDRAM の場合 スタティック PHY は自動的にイネーブルになります 書き込みデータパスのタイミング制御をイネーブルまたはディスエーブルにします 0 : 書き込みデータパスのタイミング制御ロジックパイプラインをディスエーブル 1 : 書き込みデータパスのタイミング制御ロジックパイプラインをイネーブル メモリの初期化に書き込み FIFO を使用するポートを指定します この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. C_NUM_PORTS で指定されたアクティブポートの数を超える未使用のポートでは C_PIM<Port_Num>_BASETYPE を 0 に設定する必要があります たとえば C_NUM_PORTS = 4 の場合は C_PIM4_BASETYPE C_PIM5_BASETYPE C_PIM6_BASETYPE および C_PIM7_BASETYPE をすべて 0 に設定する必要があります 5. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 6. メモリキャリブレーションシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 および次の設定を想定しています Virtex4 DDR = 90μs Virtex4 DDR2 = 50μs Virtex5 DDR = 1400μs Virtex5 DDR2 =100μs 7. パフォーマンスモニター (PM) エラー訂正コード (ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合にのみ有効です 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. Spartan-6 ではサポートされません 10. Spartan-6 のみ 11. Virtex-6 のみ 12. Spartan-3 Virtex-4 および Virtex-5 のみ 10 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

11 メモリおよびメモリデバイスのパラメーター 表 4 に メモリとメモリデバイスのパラメーターを示します 表 4 : メモリおよびメモリデバイスのパラメーターパラメーター名デフォルト値設定可能な値説明 C_IDELAY_CLK_FREQ (14) DEFAULT DEFAULT IDELAY クロック周波数 C_MCB_LDQSN_TAP_DELAY_VAL (13) 16 0 ~ 255 C_MCB_LDQSP_TAP_DELAY_VAL (13) 16 0 ~ 255 C_MCB_UDQSP_TAP_DELAY_VAL (13) 16 0 ~ 255 C_MCB_UDQSN_TAP_DELAY_VAL (13) 16 0 ~ 255 C_MCB_DQ#<0-15>_TAP_DELAY_VAL (13) 0 0 ~ 255 キャリブレーションをバイパスした場合の手動タップ遅延を設定します キャリブレーションをバイパスした場合の手動タップ遅延を設定します キャリブレーションをバイパスした場合の手動タップ遅延を設定します キャリブレーションをバイパスした場合の手動タップ遅延を設定します キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MEM_ADDR_WIDTH 13 1 ~ 20 外部アドレスピンの数 C_MEM_AUTO_SR (9 11) ENABLED ENABLED MANUAL 自動セルフリフレッシュ 高温を手動で処理するか自動処理するかを設定します C_MEM_BANKADDR_WIDTH 2 1 ~ 4 外部バンクアドレスピンの数 C_MEM_BITS_DATA_PER_DQS 8 8 DQS ビットごとのデータビット数 C_MEM_CALIBRATION_BYPASS (13) NO YES NO キャリブレーションバイパス YES : キャリブレーションをバイパス NO : キャリブレーションをバイパスしない C_MEM_CALIBRATION_DELAY (13) HALF QUARTER FULL HALF THREEQUARTER キャリブレーション遅延 C_MEM_CALIBRATION_MODE (13) キャリブレーションモード 1 : キャリブレーションを実行 0 : キャリブレーションを実行しない メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 11

12 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_CAS_LATENCY (5) 0 0 ~ 9 クロックスピードに基づいて メモリ CAS レイテンシを自動的に算出します C_MEM_CAS_WR_LATENCY ( ) 5 5 ~ 8 DDR3 CAS の書き込みレイテンシ C_MEM_CE_WIDTH (12) 1 1 ~ 16 C_MEM_CLK_WIDTH (12) 1 1 ~ 16 C_MEM_CS_N_WIDTH (12) 1 1 ~ 16 外部チップイネーブルピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 外部クロックピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 外部チップセレクトピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます C_NUM_RANKS * C_NUM_DIMMS の整数倍に設定する必要があります C_MEM_DATA_WIDTH (8) 64 4 (9) 外部データピンの数 C_MEM_DM_WIDTH 外部データマスクピンの数 C_MEM_DQS_WIDTH (2 3 11) 外部 DQS ピンの数 C_MEM_DQS_IO_COL なし 18 ビット値 MIG の以前のバージョンで使用されます ユーザーがこのパラメーターを設定すると DRC エラーが発生します 以前のバージョンの MPMC/MIG からの移行については 101 ページの MIG PHY インターフェイス を参照してください C_MEM_DQ_IO_MS 0x ビット値 MIG の以前のバージョンで使用されます ユーザーがこのパラメーターを設定すると DRC エラーが発生します 以前のバージョンの MPMC/MIG からの移行については 101 ページの MIG PHY インターフェイス を参照してください C_MEM_CHECK_MAX_INDELAY (13) 最大入力遅延のチェックをイネーブルにします メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます 12 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

13 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_CHECK_MAX_TAP_REG (13) 最大タップ遅延のチェックをイネーブルにします C_MEM_IBUF_LPWR_MODE (14) DEFAULT DEFAULT ON OFF IBUF 低消費電力モード C_MEM_IODELAY_HP_MODE (14) DEFAULT DEFAULT ON OFF IODELAY 高パフォーマンスモード C_MEM_OCB_MONITOR (14) DEFAULT DEFAULT ON OFF OCB モニターをイネーブルにします C_MEM_PHASE_DETECT (14) DEFAULT DEFAULT ON OFF 位相検出器をイネーブルにします C_MEM_SIM_INIT_OPTION (14) DEFAULT DEFAULT SKIP_INIT SKIP_PU_DELAY NONE シミュレーションスキップ初期化オプション C_MEM_SIM_CAL_OPTION (14) DEFAULT DEFAULT SKIP_CAL FAST_CAL FAST_WIN_DETECT NONE シミュレーションキャリブレーションオプション C_MEM_CAL_WIDTH (14) DEFAULT DEFAULT FULL HALF キャリブレーション幅 C_MEM_DQS_LOC_COL0 (10 15) 0 C_MEM_DQS_LOC_COL1 (10 15) 0 C_MEM_DQS_LOC_COL2 (10 15) 0 C_MEM_DQS_LOC_COL3 (10 15) ビットまでの 16 進数 144 ビットまでの 16 進数 144 ビットまでの 16 進数 144 ビットまでの 16 進数 列 #1 の DQS グループの数 MIG ツールから値を取得します 列 #2 の DQS グループの数 MIG ツールから値を取得します 列 #3 の DQS グループの数 MIG ツールから値を取得します 列 #4 の DQS グループの数 MIG ツールから値を取得します C_MEM_DYNAMIC_WRITE_ODT (9 12) OFF OFF DIV2 DIV4 ダイナミック書き込みオンチップ終端の設定 C_MEM_HIGH_TEMP_SR (9) NORMAL NORMAL EXTENDED 高温セルフリフレッシュ 85 度を超える場合 リフレッシュレートを高くする必要があります C_MEM_INCDEC_THRESHOLD (13) 2 0 ~ 255 MCB インクリメント / デクリメントしきい値 メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 13

14 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_NDQS_COL0 (10 15) 0 0 ~ 18 C_MEM_NDQS_COL1 (10 15) 0 0 ~ 18 C_MEM_NDQS_COL2 (10 15) 0 0 ~ 18 C_MEM_NDQS_COL3 (10 15) 0 0 ~ 18 C_MEM_NUM_DIMMS 1 1 C_MEM_NUM_RANKS (7 12) 1 1 ~ 2 C_MEM_ODT_TYPE 0 0 ~ 5 I/O 列の DQS グループの数 MIG ツールから値を取得します I/O 列の DQS グループの数 MIG ツールから値を取得します I/O 列の DQS グループの数 MIG ツールから値を取得します I/O 列の DQS グループの数 MIG ツールから値を取得します DIMM の数 DIMM を使用しない場合は 1 に設定します 複数の DIMM はサポートされていません DIMM ごとのランクの数 2 に設定することはお勧めしません Virtex-6 では 1 のみがサポートされます オンチップ終端設定 (DDR2/DDR3 のみ ) DDR2 メモリ : 0 : ディスエーブル 1 : 75Ω 2 : 150Ω 3 : 50Ω 4 5 : 予約済み DDR3 メモリ : 0 : ディスエーブル 1 : RZQ/4 (60Ω) 2 : RZQ/2 (120Ω) 3 : RZQ/6 (40Ω) 4 : RZQ/12 (20Ω) 5 : RZQ/8 (30Ω) C_MEM_ODT_WIDTH ( ) 1 1 ~ 16 外部 ODT ピンの数 この値は自動的に設定されますが このパラメーターを設定する自動設定されなくなり このパラメーターで設定した値が使用されます C_NUM_RANKS * C_NUM_DIMMS の整数倍に設定する必要があります メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます 14 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

15 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_PA_SR (9) 部分アレイセルフリフレッシュ (DDR2 DDR3 LPDDR のみ ) 0 : フル 1 : 1/2 C_MEM_PARTNO (1) なし データベースの製品番号 ( 例 : mt4htf3264h- 53e ) CUSTOM データベースの製品番号を指定するか CUSTOM に設定します CUSTOM は Spartan-6 ではサポートされません C_MEM_PART_CAS_A (1 4 ) なし 整数 C_MEM_PART_CAS_A_FMAX (1 4 ) なし 整数 C_MEM_PART_CAS_B (1 4 ) なし 整数 C_MEM_PART_CAS_B_FMAX (1 4 ) なし 整数 C_MEM_PART_CAS_C (1 4 ) なし 整数 C_MEM_PART_CAS_C_FMAX (1 4 ) なし 整数 C_MEM_PART_CAS_D (1 4 ) なし 整数 C_MEM_PART_CAS_A_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_A の最大メモリ周波数 C_MEM_PART_CAS_B/C/D 以下にする必要があります C_MEM_PART_CAS_B_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_B の最大メモリ周波数 C_MEM_PART_CAS_C/D 以下にする必要があります C_MEM_PART_CAS_C_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_C の最大メモリ周波数 C_MEM_PART_CAS_D 以下にする必要があります C_MEM_PART_CAS_D_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ ( 該当する場合 ) C_MEM_PART_CAS_D_FMAX (1 4) なし整数 C_MEM_PART_CAS_D の最大メモリ周波数 C_MEM_PART_DATA_DEPTH (1 8) 離散メモリデバイスのデータワード数 ( メガビット ) このパラメーターは現在使用されておらず 今後のために予約されています メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 15

16 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_PART_DATA_WIDTH (1) 離散メモリデバイスのデータ幅 値 4 は Spartan-6 でのみサポートされます C_MEM_PART_NUM_BANK_BITS (1) 2 1 ~ 4 メモリデバイスのバンクビット数 C_MEM_PART_NUM_COL_BITS (1) 9 1 ~ 20 メモリデバイスの列ビット数 C_MEM_PART_NUM_ROW_BITS (1) 13 1 ~ 20 メモリデバイスの行ビット数 C_MEM_PART_TRAS (1) なし 整数 C_MEM_PART_TRASMAX (1) なし 整数 C_MEM_PART_TRC (1) なし 整数 C_MEM_PART_TRCD (1) なし 整数 C_MEM_PART_TDQSS (1 2) 1 1 tras : ACTIVE コマンドが実行された後 PRECHARGE コマンドが実行されるまでの最小遅延 (ps) tras : ACTIVE コマンドが実行された後 PRECHARGE コマンドが実行されるまでの最大遅延 (ps) trc : ACTIVE コマンドが実行された後 同じバンクで ACTIVE コマンドが実行されるまでの最小遅延 (ps) trcd : ACTIVE コマンドが実行された後 READ または WRITE コマンドが実行されるまでの最小遅延 (ps) tdqss : 関連するクロックエッジ (tck) から正の DQS ラッチエッジまでの時間 この値は 最大値から最小値を引いた結果を整数値に繰り上げた値です C_MEM_PART_TRP (1) なし整数 trp : PRECHARGE コマンドの最小周期 (ps) C_MEM_PART_TMRD (1) なし整数 C_MEM_PART_TRRD (1) なし整数 tmrd : LOAD MODE コマンドの最短サイクル時間 (tck) ( 廃止予定 ) trd : バンクの行 a で ACTIVE コマンドが実行された後 同じバンクの行 b で ACTIVE コマンドが実行されるまでの最小遅延 (ps) C_MEM_PART_TWR (1) なし 整数 twr : 最短書き込み回復時間 (ps) C_MEM_PART_TRFC (1) なし 整数 trfc : REFRESH コマンドが実行されてから ACTIVE または REFRESH コマンドが実行されるまでの最短時間 (ps) メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます 16 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

17 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名 デフォルト値 設定可能な値 説明 C_MEM_PART_TREFI (1) なし 整数 trefi : REFRESH の最大平均周期 (ps) C_MEM_PART_TAL (1 3 ) 0 0 tal : 必要な追加レイテンシ (tck) C_MEM_PART_TCCD (1 3 ) なし 整数 C_MEM_PART_TWTR (1 3 ) なし 整数 C_MEM_PART_TRTP (1 3 ) C_MEM_PART_TZQINIT (11) 0 整数 tccd : CAS# コマンドが実行されてから CAS# コマンドが実行されるまでの最小遅延 (tck) twtr : 内部 WRITE コマンドが実行されてから READ コマンドが実行されるまでの最小遅延 (ps) trtp : 内部 READ コマンドが実行されてから PRECHARGE コマンドが実行されるまでの最小遅延 (ps) tzqinit : 電源投入時またはリセット時の ZQCL コマンド ( 長いキャリブレーション ) の時間 (tck) C_MEM_PART_TZQCS (11) 0 整数 tzqcs : ZQCS コマンド ( 短いキャリブレーション ) の時間 (tck) メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 17

18 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_REDUCED_DRV 0 0 ~ 3 削減した駆動出力のイネーブル (DDR DDR2 DDR3 LPDDR のみ ) LPDDR メモリ : 0 : フル 1 : 1/2 2 : 1/4 3 : 3/4 DDR/DDR2 メモリ : 0 : フル 1 : 削減 2 3 : 予約済み DDR3 メモリ (Spartan-6) : 0 : RZQ/6 1 : RZQ/7 2 3 : 予約済み DDR3 メモリ (Virtex-6 のみ ) : 0 : RZQ/7 1 : RZQ/6 2 3 : 予約済み C_MEM_REG_DIMM (12) DIMM にレジスタを付けます C_MEM_SKIP_DYNAMIC_CAL (9) C_MEM_SKIP_IN_TERM_CAL (9) C_MEM_SKIP_DYN_IN_TERM (13) : ダイナミックキャリブレーションを実行 ( 製品シリコンで強く推奨 ) ZIO I/O ピンが必要 1 : ダイナミックキャリブレーションを実行しない 0 : 入力終端キャリブレーションを実行 ZIO I/O ピンが必要 1 : 入力終端キャリブレーションを実行しない (LPDDR デザインではこの設定を使用 ) 0 : ダイナミック入力終端を実行 1 : ダイナミック入力終端を実行しない C_MEM_TYPE DDR2 DDR DDR2 DDR3 LPDDR SDRAM メモリアーキテクチャのタイプ デバイスアーキテクチャによって 使用可能なメモリのタイプは異なります メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます 18 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

19 表 4 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_TZQINIT_MAXCNT (13) 512 整数 TZQINIT の最大カウント値 C_MEM_WRLVL (14) : 書き込みレベリングを実行 1 : 書き込みレベリングを実行しない C_MMCM_EXT_LOC (10 15) NOT_SET 有効な MMCM_ADV ロケーション制約 MPMC メモリクロックを駆動する外部 MMCM_ADV プリミティブのロケーション制約を生成するため Clock Generator v3.02a 以降に渡されます C_MPMC_CLK0_PERIOD_PS ~ C_MPMC_CLK_MEM_PERIOD_PS ~ 6250 MPMC_CLK0 周期 (ps) この値は XPS でポート MPMC_Clk0 に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます MPMC_CLK_MEM 周期 (ps) この値は XPS でポート MPMC_Clk_Mem に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます C_MPMC_CLK_MEM_2X_PERIOD_PS (9) 1 1 ~ MPMC_CLK_MEM_2X 周期 (ps) この値は XPS でポート MPMC_Clk_Mem_2x に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 では CUSTOM メモリデバイスはサポートされません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 112 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 のみ 10. Virtex-6 のみ 11. DDR3 のみ 12. Spartan-6 では使用されません 13. 予約済み 基になる Spartan-6 MCB の低レベルパラメーター この設定は変更しないでください 14. 予約済み 基になる Virtex-6 MIG PHY の低レベルパラメーター この設定は変更しないでください 15. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 19

20 メモリデバイスの追加パラメーター 表 5 に メモリデバイスの追加パラメーターを示します 表 5 : メモリデバイスの追加パラメーターパラメーター名デフォルト値設定可能な値説明 C_DDR2_DQSN_ENABLE (3) 差動 DQS をイネーブルにします (DDR2 のみ ) C_FAMILY = spartan3 の場合は 0 に設定する必要があります spartan3a spartan3an spartan3adsp spartan3e の場合は 1 に設定できます MIG ベースの Virtex-5 DDR2 PHY を使用する場合は 1 に設定する必要があります C_ECC_DATA_WIDTH (5 6) ~ 8 ECC のデータ幅 ( ビット数 ) C_ECC_DEC_THRESHOLD (6) 1 0 ~ 4095 ダブルビットデータエラー割り込みのカウンターしきい値 C_ECC_DEFAULT_ON (6) リセット時に ECC イネーブルレジスタをイネーブルにします C_ECC_DM_WIDTH (5 6) ECC DM の幅 C_ECC_DQS_WIDTH (5 6) ECC DQS の幅 C_INCLUDE_ECC_SUPPORT C_INCLUDE_ECC_TEST (6) ECC ロジックをイネーブルにします イネーブルの場合 ECC 制御レジスタに MPMC_CTRL インターフェイスからアクセスできます Virtex-6 および Spartan-6 ファミリではサポートされません ECC テスト機能およびレジスタをイネーブルまたはディスエーブルに設定します 1 : ECC テスト機能 / レジスタをイネーブル 0 : ECC テスト機能をディスエーブル ( エリアを節約 ) C_ECC_PEC_THRESHOLD (6) 1 0 ~ 4095 パリティビットデータエラー割り込みのカウンターしきい値 C_ECC_SEC_THRESHOLD (6) 1 0 ~ 4095 シングルビットデータエラー割り込みのカウンターしきい値 メモ : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります デバイスがリストされていない場合は 今後のバージョンでリストされるようザイリンクスサポートページからウェブケースを開いて要望してください その際 新しいメモリのデータシートを添付してください データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 20 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

21 ポートごとのパラメーター 表 6 に ポートごとのパラメーターを示します 表 6 : ポートごとのパラメーター I/O 信号名 デフォルト値 設定可能な値 説明 C_PIM<Port_Num>_BASETYPE (4) 2 ( ポート 0) 0 ( ポート 1 ~ 7) 0 ~ 9 0 : 非アクティブ 1 : XCL 2 : PLB v4.6 3 : SDMA 4 : NPI 5 : PPC440MC 6 : VFBC 7 : MCB ( 双方向 ) 8 : MCB ( 単一方向 読み出し専用 ) 9 : MCB ( 単一方向 書き込み専用 ) C_PIM<Port_Num>_SUBTYPE なし DXCL DXCL2 IXCL IXCL2 XCL IPLB DPLB PLB SDMA NPI PPC440MC VFBC MCB INACTIVE ポートのインターフェイスタイプ MPMC コンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS ファイルの適切なパラメーターに配置されます この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます C_PIM<Port_Num>_B_SUBTYPE (9) なし DXCL DXCL2 IXCL IXCL2 XCL ポートのインターフェイスタイプ MPMC コンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS ファイルの適切なパラメーターに配置されます この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます C_PIM<Port_Num>_BASEADDR (1 7) 0xFFFFFFFF 有効なアドレス PIM の下位アドレス C_PIM<Port_Num>_HIGHADDR (1 8) 0x 有効なアドレス PIM の上位アドレス MPMC では 2GB までのメモリがサポートされます C_PIM<Port_Num>_OFFSET (1) 0x 有効なアドレス PIM のオフセットアドレス C_PI<Port_Num>_RD_FIFO_TYPE (12) BRAM BRAM SRL DISABLED 読み出しデータパス FIFO のタイプ C_PI<Port_Num>_WR_FIFO_TYPE (6 12) BRAM BRAM SRL DISABLED 書き込みデータパス FIFO のタイプ C_PI<Port_Num>_ADDRACK_PIPELINE (3 10) AddrAck パイプラインイネーブル C_PI<Port_Num>_RD_FIFO_APP_PIPELINE (10) 読み出し FIFO ポート側のパイプライン C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE (4 10) 読み出し FIFO メモリ側のパイプライン C_PI<Port_Num>_WR_FIFO_APP_PIPELINE (10) 書き込み FIFO ポート側のパイプライン C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE (5 10) 書き込み FIFO メモリ側のパイプライン DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 21

22 表 6 : ポートごとのパラメーター ( 続き ) I/O 信号名 デフォルト値 設定可能な値 説明 C_PI<Port_Num>_PM_USED (2 3 10) パフォーマンスモニターをイネーブルにします C_PI<Port_Num>_PM_DC_CNTR (2 10) PIM (Personality Interface Module) のパラメーター 表 7 に XCL PIM デザインのパラメーターを示します デッドサイクルカウンターをイネーブルにします メモ : 1. C_PIM_BASETYPE が 4 (NPI) 以外の値で C_ALL_PIMS_USE_SHARED_ADDRESSES が 0 の場合にのみ有効です 2. C_PM_ENABLE = 1 の場合にのみ有効です 3. C_PM<Port_Num>_PM_USED が 1 の場合 正しくモニターするには C_PI<Port_Num>_ADDRACK_PIPELINE を 1 に設定する必要があります 4. C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE は ポート 0 からポート <C_NUM_PORTS-1> まですべて同じ値に設定する必要があります たとえば 4 つのポートを使用するデザインでは ポート 0 ~ 3 の C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE を同じ値にする必要があります 5. C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE の値は ポート 0 からポート <C_NUM_PORTS-1> まですべて同じに設定する必要があります たとえば 4 つのポートを使用するデザインでは ポート 0 ~ 3 の C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE を同じ値にする必要があります 6. 書き込み FIFO は IXCL または IPLB サブタイプの MPMC ポートでは自動的にディスエーブルになります IXCL または IPLB にコンフィギュレー ションされたポートで書き込み FIFO を手動でディスエーブルにする必要はありません 7. C_PIM<Port_Num>_BASEADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な下位物理メモリアドレスを表します たとえば C_PIM<Port_Num>_OFFSET が 0x の場合 C_PIM<Port_Num>_BASEADDR はメモリの物理アドレスを表します メモリの合計サイズが 0x03FFFFFF の場合 C_PIM_<Port_Num>_BASEADDR の値 0x は物理アドレス 0x に対応し 値 0x は物理アドレス 0x に 値 0x は物理アドレス 0x に対応します C_PIM_<Port_Num>_OFFSET を 0x にすると C_PIM_<Port_Num>_BASEADDR の値 0x は物理アドレス 0x に 値 0x は物理アドレス 0x に 値 0x は 物理アドレス 0x に対応します 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. C_XCL<Port_Num>_B_IN_USE が 1 に設定されている場合に XCL<Port_Num>_B ポートのみで使用されます 10. Spartan-6 ではサポートされません 11. Spartan-6 のみ 12. Spartan-6 で VFBC PIM を使用する場合 このパラメーターで設定可能な値は BRAM および DISABLED です DISABLED に設定すると VFBC 単 一方向最適化が実行されます この場合 BRAM は ENABLED と同じです 表 7 : XCL デザインパラメーター パラメーター名 デフォルト値 設定可能な値 説明 C_XCL<Port_Num>_LINESIZE (1) トランザクションごとのワード数 C_XCL<Port_Num>_WRITEXFER (1) XCL 書き込み転送タイプ 0 : 書き込み転送を実行しない 1 : シングル書き込み転送のみを実行 2 : キャッシュライン転送のみを実行 C_XCL<Port_Num>_B_LINESIZE (1 2) トランザクションごとのワード数 C_XCL<Port_Num>_PIPE_STAGES C_XCL<Port_Num>_B_WRITEXFER (1 2) C_XCL<Port_Num>_B_IN_USE パイプライン段を追加します 0 : なし 1 : 読み出し FIFO 2 : 読み出し FIFO および Empty 3 : 読み出し FIFO Empty およびアクセス FIFO XCL 書き込み転送タイプ 0 : 書き込み転送を実行しない 1 : シングル書き込み転送のみを実行 2 : キャッシュライン転送のみを実行 XCL B ポートイネーブル 同じ MPMC ポート上の別の XCL バスをイネーブルにします 1 : XCL B ポートをイネーブル 0 : XCL B ポートをディスエーブル 1. C_PIM<Port_Num>_BASETYPE =1 (XCL) の場合にのみ有効です 2. C_XCL<Port_Num>_B_IN_USE =1 の場合にのみ有効です 22 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

23 PLB v4.6 PIM デザインパラメーター 表 8 に PLB PIM デザインのパラメーターを示します 表 8 : PLB v4.6 PIM デザインパラメーター パラメーター名 デフォルト値 設定可能な値 説明 C_SPLB<Port_Num>_AWIDTH (2 3) PLB の最下位アドレスバスの幅 C_SPLB<Port_Num>_DWIDTH (2 3) PLB データバスの幅 C_SPLB<Port_Num>_NATIVE_DWIDTH (2) PIM 内部データバスの幅 Spartan-6 デザインでは 対応する MCB ポートの幅に応じて自動的に設定されます C_SPLB<Port_Num>_PLB_NUM_MASTERS (2 3) 1 1 ~ 16 PIM に接続可能なマスターの数 C_SPLB<Port_Num>_PLB_MID_WIDTH (1 2 3) 1 0 ~ 4 C_SPLB<Port_Num>_P2P (2 3) C_SPLB<Port_Num>_SUPPORT_BURSTS (2 3) PLB マスター ID バスの幅値は log 2 (C_SPLB<Port_Num>_PLB_NUM_MASTERS) で 最小値は 1 です PLB スレーブポートに共有バスまたはポイントツーポイント (P2P) コンフィギュレーションを選択します 0 : PLB 共有バス接続 1 : PLB P2P 接続 C_PIM<Port_Num>_SUBTYPE が IPLB または DPLB に設定されている場合は 1 に設定する必要があります PLB PIM バーストのサポート 0 : シングルワードトランザクション 1 : シングル キャッシュライン およびバーストトランザクション C_SPLB<Port_Num>_SMALLEST_MASTER (2 3) 最小マスターデータバスの幅 1. log2 は 2 を底とする対数関数を表します たとえば log2(1)=0 log2(2)=1 log2(4)=2 log2(8)=3 log2(16)=4 となります 2. C_PIM<Port_Num>_BASETYPE = 2 (SPLB) の場合にのみ有効です 3. 通常これらのパラメーターは PLB バスに接続されているデバイスに基づいて自動的に設定されます DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 23

24 SDMA PIM デザインパラメーター 表 9 に SDMA PIM デザインのパラメーターを示します 表 9 : SDMA PIM デザインパラメーター パラメーター名デフォルト値設定可能な値説明 C_SDMA_CTRL_BASEADDR (1 2) 0xFFFFFFFF 有効なアドレス SDMA CTRL 共有 PLB v4.6 の下位アドレス C_SDMA_CTRL_HIGHADDR (1 2) 0x 有効なアドレス SDMA CTRL 共有 PLB v4.6 の上位アドレス C_SDMA_CTRL<Port_Num>_BASEADDR (1 2) 0xFFFFFFFF 有効なアドレス SDMA CTRL PLB の下位アドレス C_SDMA_CTRL<Port_Num>_HIGHADDR (1 2) 0x 有効なアドレス SDMA CTRL PLB の上位アドレス C_SDMA_CTRL<Port_Num>_AWIDTH (1 3) PLB アドレス幅 C_SDMA_CTRL<Port_Num>_DWIDTH (1 3) PLB データ幅 C_SDMA_CTRL<Port_Num>_NATIVE_DWIDTH (1 3) PLB ネイティブデータ幅 C_SDMA_CTRL<Port_Num>_PLB_NUM_MASTERS (1 3) 1 0 ~ 16 PLB バス上のマスターの数 C_SDMA_CTRL<Port_Num>_PLB_MID_WIDTH (1 3) 1 0 ~ 4 PLB マスター ID の幅 C_SDMA_CTRL<Port_Num>_P2P (1 3) C_SDMA_CTRL<Port_Num>_SUPPORT_BURSTS (1 3) 0 0 PLB ポイントツーポイント (P2P) サポート 0 : サポートなし 1 : サポートあり PLB PIM バーストのサポート 0 : サポートなし 1 : サポートあり C_SDMA_CTRL<Port_Num>_SMALLEST_MASTER (1 3) PLB バス上の最小マスター C_SDMA<Port_Num>_PRESCALAR (1) ~ 1023 割り込み遅延タイマーのスケール係数 C_SDMA<Port_Num>_PI2LL_CLK_RATIO (1) NPI と LocalLink クロックの比 C_SDMA<Port_Num>_COMPLETED_ERR_TX (1) 送信完了でエラーチェックを実行します 0 : 完了ビットのエラーチェックをディスエーブル 1 : 完了ビットのエラーチェックをイネーブル C_SDMA<Port_Num>_COMPLETED_ERR_RX (1) 1 0,1 受信完了でエラーチェックを実行します 0 : 完了ビットのエラーチェックをディスエーブル 1 : 完了ビットのエラーチェックをイネーブル メモ : 1. C_PIM<Port_Num>_BASETYPE = 3 (SDMA) の場合にのみ有効です 2. C_ALL_PIMS_USED_SHARED_ADDRESS が 1 の場合 すべての SDMA に対して共通の BASEADDR/HIGHADDR (C_SDMA_CTRL_BASEADDR) が使用されます それ以外の場合は 各 SDMA ポートに個別の BASE/HIGHADDR (C_SDMA_CTRL<Port_Num>_BASEADDR) が使用されます 3. 通常これらのパラメーターは PLB バスに接続されているデバイスに基づいて自動的に設定されます 24 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

25 NPI PIM デザインパラメーター表 10 に NPI PIM デザインのパラメーターを示します 表 10 : NPI PIM デザインパラメーターパラメーター名デフォルト値設定可能な値説明 C_PIM<Port_Num>_DATA_WIDTH PIM ネイティブデータ幅 MIB/PPC440MC PIM デザインパラメーター表 11 に MIB/PPC440MC PIM デザインのパラメーターを示します 表 11 : MIB/PPC440MC デザインパラメーターパラメーター名デフォルト値設定可能な値説明 C_PPC440MC<Port_Num>_BURST_LENGTH 許容されるバースト長 C_PPC440MC<Port_Num>_PIPE_STAGES 1 0 ~ 2 挿入するパイプラインの段数 VFBC PIM デザインパラメーター表 12 に VFBC PIM デザインのパラメーターを示します 表 12 : VFBC PIM デザインパラメーターパラメーター名デフォルト値設定可能な値説明 C_VFBC<Port_Num>_ CMD_FIFO_DEPTH (1) コマンド FIFO のワード数 (32 ビットワード ) C_VFBC<Port_Num>_ CMD_AFULL_COUNT 3 0 ~ C_VFBC<Port_Num>_ CMD_FIFO_DEPTH コマンド FIFO の ALMOST FULL しきい値 C_VFBC<Port_Num>_ RDWD_FIFO_DEPTH C_VFBC<Port_Num>_ RDWD_DATA_WIDTH (1) 読み出し / 書き込み FIFO のワード数をデータワード数で指定します ( ワードのサイズは RDWD_DATA_WIDTH パラメーターで指定 ) データ幅をビット数で指定します C_VFBC<Port_Num>_ RD_AEMPTY_WD_AFULL_COUNT 3 0 ~ C_VFBC<Port_Num>_ RDWD_FIFO_DEPTH 書き込み FIFO の ALMOST FULL しきい値と読み出し FIFO の ALMOST EMPTY しきい値 1. 各 FIFO のワード数が増加すると より多くのブロック RAM が使用されます そのため FPGA デバイスで使用可能なブロック RAM の数と使用されているブロック RAM の数が上限となります DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 25

26 I/O 信号 表 13 ~ 表 19 に MPMC システム メモリ および PIM の I/O 信号を示します システム I/O 信号 表 13 : システム I/O 信号 信号名 方向 初期値 説明 calib_recal (3) 入力 未接続の場合自動的に 0 に設定 アサートされると 再キャリブレーションが開始します MPMC_Clk0 入力なしシステムクロック入力 MPMC_Clk90 入力なし MPMC_Clk0_DIV2 入力なし MPMC_Clk_200MHz (1) 入力 なし 90 位相シフトされたシステムクロック入力 SDRAM または Spartan-6 では使用されません MPMC_Clk0 を 2 で分周したクロック入力 MIG ベースの Virtex-5 DDR2 PHY を使用する場合にのみ有効です 200MHz クロック IDELAY エレメントに接続されます 位相または周波数が MPMC_Clk0 に関連している必要はありません MIG ベースの Virtex-4/Virtex-5/Virtex-6 PHY を使用する場合にのみ有効です MPMC_Rst 入力なしシステムリセット入力 ( アクティブ High) MPMC_Clk_Mem (2) 入力 なし スタティック PHY または Virtex-6 メモリクロックで使用されるメモリ読み出しデータキャプチャクロック 使用しない場合は 未接続のままにする必要があります MPMC_Clk_Mem_2x (3) 入力 なし PLL ブロックで駆動される MCB クロック メモリクロックレートの 2 倍です たとえば 400MHz メモリインターフェイスでは 800MHz です MPMC_Clk_Mem_2x_180 (3) 入力なし MPMC_Clk_Mem_2x_CE0 (3) 入力なし MPMC_Clk_Mem_2x_CE90 (3) 入力なし MPMC_Clk_Mem_2x_bufpll_o (3) 出力なし MPMC_Clk_Mem_2x_180_bufpll_o (3) MPMC_Clk_Mem_2x_CE0_bufpll_o (3) MPMC_Clk_Mem_2x_CE90_bufpll_o ports (3) 出力 出力 出力 なし なし なし MPMC_Clk_Mem_2x を 180 シフトしたクロックで MPMC_Clk_Mem_2x と同じ PLL で駆動されます BUFPLL_MCB からの I/O クロックイネーブルストローブで MPMC_Clk_Mem_2x にアライメントされています C_MCB_USE_EXTERNAL_BUFPLL == 1 の場合にのみ有効です BUFPLL_MCB からの I/O クロックイネーブルストローブで MPMC_Clk_Mem_2x_180 にアライメントされています C_MCB_USE_EXTERNAL_BUFPLL == 1 の場合にのみ有効です 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます MPMC_PLL_Lock_bufpll_0 (3) 出力 なし 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます MPMC_Clk_Rd_Base (4) 入力 なし 内部読み出しキャプチャクロック 1. MIG ベースの Virtex-4/Virtex-5/Virtex-6 PHY でのみ使用されます 2. スタティック PHY を使用している場合にのみ使用されます これには SDRAM PHY が含まれます Virtex-6 MIG PHY でも使用されます 3. Spartan-6 のみ 4. Virtex-6 のみ 26 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日

27 表 13 : システム I/O 信号 ( 続き ) 信号名方向初期値説明 MPMC_MCB_DRP_Clk (3) 入力 なし MCB DRP インターフェイスクロック MPMC_Clk_Mem_2x と同じ PLL で駆動し MPMC_Clk_Mem_2x と位相が揃っている必要があります MPMC_Clk_Mem_2x を整数で分周した 50 ~ 100MHz の周波数にする必要があります MPMC_DCM_PSEN (2) 出力 なし DCM の PSEN ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします MPMC_DCM_PSINCDEC (2) 出力 なし DCM の PSINCDEC ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします MPMC_DCM_PSDONE (2) 入力 なし DCM の PSDONE ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします MPMC_ECC_Intr 出力 0 ECC 割り込み ( レベル認識 ) C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 0 : 割り込みなし 1 : 割り込みをアサート MPMC_Idelayctrl_Rdy_I (1) 入力 未接続の場合自動的に 1 に設定 アクティブ High の入力で 内部 IDELAYCTRL_RDY 信号と組み合わせてメモリの初期化を開始できることを示します MPMC_Idelayctrl_Rdy_0 (1) 出力 0 アクティブ High の出力で 内部 IDELAYCTRL RDY 信号および MPMC_Ideleayctrl_Rdy_I がすべて High であることを示します MPMC_InitDone 出力 0 MPMC_PLL_Lock (3) アクティブ High の出力信号で アサートされた場合メモリの初期化が正常に完了したことを示します Low の場合 メモリのキャリブレーションおよびコンフィギュレーションが実行中です 入力なし MCB へのクロックを駆動する PLL のロック信号 selfrefresh_enter (3) 入力 未接続の場合自動的に 0 に設定 予約済み この MCB 機能はサポートされていません selfrefresh_mode (3) 出力 0 予約済み この MCB 機能はサポートされていません 1. MIG ベースの Virtex-4/Virtex-5/Virtex-6 PHY でのみ使用されます 2. スタティック PHY を使用している場合にのみ使用されます これには SDRAM PHY が含まれます Virtex-6 MIG PHY でも使用されます 3. Spartan-6 のみ 4. Virtex-6 のみ DS643 (v6.04.a) 2011 年 7 月 6 日 japan.xilinx.com 27

28 メモリ信号 SDRAM PHY I /O 信号 (Spartan-3 Virtex-4 および Virtex-5 のみ ) 表 14 : SDRAM PHY I/O 信号信号 方向 初期値 説明 SDRAM_Addr 出力 なし 行 / 列アドレス SDRAM_BankAddr 出力 なし バンクアドレス SDRAM_CAS_n 出力 1 コマンド入力 SDRAM_CE 出力 0 クロックイネーブル ( メモリ CKE 信号 ) SDRAM_Clk 出力 0 メモリへのクロック SDRAM_CS_n 出力 1 アクティブ Low のチップセレクト SDRAM_DM 出力 0 データマスク SDRAM_DQ (1) 入力 / 出力 z データビット SDRAM_RAS_n 出力 1 コマンド入力 SDRAM_WE_n 出力 1 コマンド入力 1. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください ダブルデータレート (DDR) ダブルデータレート 2 (DDR2) ダブルデータレート 3 (DDR3) I/O 信号 DDR I /O 信号 (Spartan-3 Virtex-4 および Virtex-5 のみ ) 表 15 : DDR I/O 信号 信号名 (1) 方向初期値説明 DDR_Addr 出力なし行 / 列アドレス DDR_BankAddr 出力なしバンクアドレス DDR_CAS_n 出力 1 コマンド入力 DDR_CE 出力 0 1 : クロックをイネーブル ( メモリ CKE 信号 ) DDR_CS_n 出力 1 0 : チップセレクトをイネーブル DDR_Clk 出力 0 メモリへのクロック DDR_Clk_n 出力 1 メモリへの反転クロック DDR_DM 出力なしデータマスク出力 DDR_DQ (3) DDR_DQS (3) DDR_DQS_DIV_O (2) DDR_DQS_DIV_I (2) 入力 / 出力 なし データ 入力 / 出力 なし データストローブ 出力 なし タイミングループ信号 入力 なし タイミングループ信号 DDR_RAS_n 出力 1 コマンド入力 DDR_WE_n 出力 1 コマンド入力 1. 信号の詳細な説明は デバイスのデータシートを参照してください 2. MIG ベースの Spartan-3/3A/3AN/3ADSP/3E PHY を使用する場合に必要です 3. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください 235 ページの 関連資料 にこのトピックへのリンクがあります 28 japan.xilinx.com DS643 (v6.04.a) 2011 年 7 月 6 日