DS643 LogiCORE IP Multi-Port Memory Controller データシート

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1 DS 年 10 月 19 日 概要 LogiCORE IP Multi-Port Memory Controller (MPMC) は SDRAM/DDR/DDR2/DDR3/LPDDR メモリをサポートするパラメーター指定可能なメモリコントローラーです MPMC では 1 ~ 8 個のポートを使用してメモリにアクセスできます 各ポートは IBM の CoreConnect ツールキットプロセッサローカルバス (PLB) v4.6 およびザイリンクス CachLink (XCL) 構造を使用して PowerPC 405 プロセッサおよび MicroBlaze プロセッサに接続可能な PIM (Personality Interface Module) のセット または PowerPC 440 プロセッサ用のメモリインターフェイスブロック (MIB) PIM (PPC440MC) から選択できます MPMC では メモリへの全二重 高バンド幅 LocalLink インターフェイスを提供するソフトダイレクトメモリアクセス (SDMA) コントローラーがサポートされています ビデオフレームバッファーコントローラー (VFBC) PIM も使用できます メモリコントローラーコアへの低レベルの直接アクセスには ソフトメモリコントローラー用にはネイティブポートインターフェイス (NPI) PIM Spartan -6 FPGA メモリコントローラー用にはメモリコントローラーブロック (MCB) PIM を使用できます また オプションでエラー訂正コード (ECC) パフォーマンスモニター (PM) およびデバッグレジスタもサポートされます 機能 ソフトダイレクトメモリアクセス (SDMA) をサポート ダブルデータレート (DDR/DDR2/DDR3/LPDDR) およびシングルデータレート (SDR) SDRAM メモリをサポート DIMM をサポート ( レジスタ付き バッファーなし ) エラー訂正コード (ECC) パフォーマンスモニター (PM) およびデバッグレジスタをサポート パラメーター指定可能 ポート数 (1 ~ 8) メモリへのデータビット数 ( ) データパス FIFO のコンフィギュレーション Spartan-3 Virtex -4 および Virtex-5 FPGA で Memory Interface Generator (MIG) ベースの PHY v3.6.1 をサポート Spartan-6 および Virtex-6 で MIG ベースをサポート (v3.9) LogiCORE IP Multi-Port Memory Controller (v6.05.a) サポートされるデバイスファミリ (1) サポートされるユーザーインターフェイス 資料 デザインファイル サンプルデザイン テストベンチ 制約ファイル シミュレーションモデル (3) デザイン入力ツール LogiCORE IP に関する情報 コアの詳細 Virtex-6 (2) Spartan-6 Virtex-5 Spartan-3/3A/3E/3AN/3A DSP Virtex-4 XCL LocalLink (SDMA を使用 ) PLB v4.6 ( ザイリンクス仕様 ) NPI MCB MIB/PPC440MC および VFBC リソース 190 ページの パフォーマンス タイミング リソース使用量 を参照 コアに含まれるもの テスト済みデザインツール 221 ページの 関連資料 Verilog VHDL 1. 派生デバイスのサポートについては IDS Embedded Edition の派生デバイスサポートを参照してください 2. このデバイスファミリのサポートは開発段階のものであり デザインがハードウェアで機能しなかったり 動作が制限される可能性があります 最新のデバイスサポート情報は MIG の資料を参照してください 3. サポートされるツールバージョンについては ISE Design Suite 13 : リリースノートガイド を参照してください なし なし ユーザー制約ファイル (UCF) Cadence IES (Linux のみ ) Mentor Graphics ModelSim ISE Design Suite v13.3 シミュレーション Mentor Graphics ModelSim (3) 合成ツール サポート ザイリンクス ( XST Copyright 2011 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. DS 年 10 月 19 日 japan.xilinx.com 1

2 機能 ( 続き ) MIG ベースの PHY の代わりにスタティック物理 (PHY) インターフェイスを使用可能 アービトレーションアルゴリズムをユーザーがコンフィギュレーション可能 カスタマイズ可能なインターフェイス :XCL LocalLink (SDMA を使用 ) PLB v4.6 ( ザイリンクス仕様 ) NPI MCB MIB/PPC440MC および VFBC 注記 : アーキテクチャによっては 一部の機能に制限があったり 使用できない機能があります 詳細は 表 1 で MPMC のアーキテクチャ特定の機能を参照してください MPMC のアーキテクチャ固有の機能 表 1 に MPMC のアーキテクチャ固有の機能を示します 表 1 : MPMC のアーキテクチャ固有の機能 機能 アーキテクチャ Spartan-3 Virtex-4 Virtex-5 Spartan-6 Virtex-6 PLB PIM XCL PIM SDMA PIM (3) PPC440MC PIM Virtex-5 FX のみ VFBC PIM NPI PIM MCB PIM 3 最大ポート数 (1) 8 SDRAM ( 幅 ) (2) DDR SDRAM ( 幅 ) (2) LPDDR SDRAM ( 幅 ) (2) 16 DDR2 SDRAM ( 幅 ) (2) DDR3 SDRAM ( 幅 ) (2) デバッグレジスタ ECC スタティック PHY MIG PHY (v.3.61) Spartan-6 MCB ( コントローラーおよび PHY) 3 パフォーマンスモニター MIG v3.9 サポート 3 3 注記 : 1. ポートの最大数は MCB ポートのコンフィギュレーションモードによって異なります 2. 最大メモリ幅は デバイスの I/O で制限される場合があります 3. SDMA のサポートは アーキテクチャおよび外部メモリ幅によって異なります DS 年 10 月 19 日 japan.xilinx.com 2

3 FPGA デバイスサポート ページ 1 の LogiCORE IP に関する情報の表には MPMC のサポートされるデバイスファミリがリストされています MPMC は japan.xilinx.com/ise/embedded/ddsupport.htm にリストされている派生アーキテクチャでもサポートされています 最新のデバイスおよび派生デバイスのサポート情報は MIG の資料を参照してください MPMC では通常 オートモーティブ (XA) 航空宇宙および軍事 (Q, QR, XQ) および低消費電力 (L) などの派生デバイスファミリも等価のベースファミリデバイスと同様に処理されます 注記 : ただし MPMC および MIG デザインは すべての派生デバイスファミリに対してハードウェアでの再試験および再特性化が実行されているとは限りません デザインパラメーター 表 2 ~ 表 10 に MPMC システム 関連メモリ PIM (Personality Interface Module) のデザインパラメーター 設定可能な値 説明を示します パラメーター値が文字列 または英数文字を含む場合 大文字にする必要があります DS 年 10 月 19 日 japan.xilinx.com 3

4 システムパラメーター 表 2 に システムパラメーターを示します 表 2 : システムパラメーター パラメーター名デフォルト値設定可能な値説明 C_ALL_PIMS_SHARE_ADDRESSES (1) C_ARB_PIPELINE (7) MPMC ポートでアドレスのデコードに C_MPMC_BASEADDR および C_MPMC_HIGHADDR を使用するか 個別のアドレス範囲デコードを使用するかを指定します また SDMA 制御レジスタインターフェイスでアドレスのデコードに C_SDMA_CTRL_BASEADDR および C_SDMA_CTRL_HIGHADDR を使用するか MPMC ポートおよび SDMA 制御レジスタポートで個別のアドレス範囲デコードを使用するかを指定します 1 : アドレスのデコードに MPMC ポートでは C_MPMC_BASEADDR および C_MPMC_HIGHADDR を使用し SDMA 制御レジスタでは C_SDMA_CTRL_BASEADDR および C_SDMA_CTRL_HIGHADDR を使用 0 : MPMC ポートおよび SDMA 制御レジスタで個別のアドレス範囲でコードを使用 アービタパイプラインをイネーブルまたはディスエーブルにします 0 : アービタパイプラインをディスエーブル 1 : アービタパイプラインをイネーブル ( パフォーマンス ) C_ARB_USE_DEFAULT 0 0 使用するデフォルトのアービトレーションアルゴリズムを指定します ( 使用不可 ) C_ARB0_ALGO ROUND_ROBIN ROUND_ROBIN FIXED CUSTOM C_ARB0_NUM_SLOTS C_ARB0_SLOT0... C_ARB0_SLOT15 なし 数値の列例 : C_DEBUG_REG_ENABLE C_FAMILY virtex5 文字列 C_IDELAYCTRL_LOC (4) NOT_SET 文字列 C_IODELAY_GRP (9) NOT_SET 文字列 アルゴリズム 0 に使用するアービトレーション手法を指定します (CUSTOM ではブロック RAM を使用 ) C_NUM_PORTS が 2 以上の場合にのみ有効です FIXED に設定すると 優先順位はポート 0 からポート 7 の順になり C_ARB0_SLOTx 設定にかかわらず変更することはできません カスタムアルゴリズムで使用するタイムスロットの数を指定します C_ARBO_ALGO = CUSTOM の場合にのみ有効です Spartan-6 FPGA では 設定可能な値は 10 または 12 のみです タイムスロット n のアービトレーションの優先順位を指定します (n は 0 ~ 15 有効なタイムスロットの数は 0 ~ (C_ARB0_NUM_SLOTS-1)) 優先順位の高いものから 左から右に並べます 有効なポートをすべて 1 回ずつ指定します C_ARBO_ALGO = CUSTOM の場合にのみ有効です 0 : MIG のデバッグレジスタをディスエーブル 1 : MIG のデバッグレジスタをイネーブル (Spartan-3 Virtex-4 および Virtex-5 FPGA MIG PHY のみ ) virtex4 qvirtex4 qrvirtex4 virtex5 virtex6 spartan3 aspartan3 spartan3a spartan3adsp spartan3e aspartan3e aspartan3a spartan6 IDELAYCTRL のロケーション制約を設定します ( ハイフンで分離 ) IDELAYCTRL と IODELAY エレメントをグループ化するのに使用するユーザー定義名 C_MAX_REQ_ALLOWED 1 1 ポートごとにキューで保持できる要求数 DS 年 10 月 19 日 japan.xilinx.com 4

5 表 2 : システムパラメーター ( 続き ) C_MCB_LOC (8) パラメーター名デフォルト値設定可能な値説明 NOT_SET NOT_SET MEMC1 MEMC2 MEMC3 MEMC4 複数の MCB サイトを含むデバイスでの MCB の場所 121 ページの Spartan-6 FPGA の C_MCB_LOC パラメーター を参照してください C_MCB_USE_EXTERNAL_BUFPLL (8) MCB クロックを駆動するのに外部 BUFPLL_MCB を使用するかどうかを指定します このオプションは通常 FPGA の同じ側に 2 つのアクティブ MCB があり BUFPLL_MCB を共有する必要がある場合に使用します 2 つ目の MCB では プライマリ MCB からの BUFPLL_MCB を共有する必要があります 0 : MPMC 内に BUFPLL_MCB をインスタンシエート 1 : MPMC 内に BUFPLL_MCB をインスタンシエートしない C_MCB_RZQ_LOC (8) NOT_SET NOT_SET < 有効なピンロケーション > RZQ ピンに LOC 制約を設定します このパラメーターは RZQ ピンのコアレベルの LOC 制約に変換され RZQ 信号が接続されている場合にのみ必要です パラメーターの有効な値は C_MCB_LOC 制約で選択された MCB バンクによって異なります ボードへの FPGA のピン配置に一致させる必要があります C_MCB_ZIO_LOC (8) NOT_SET NOT_SET < 有効なピンロケーション > ZIO ピンに LOC 制約を設定します このパラメーターは ZIO ピンのコアレベルの LOC 制約に変換され ZIO 信号が接続されている場合にのみ必要です パラメーターの有効な値は C_MCB_LOC 制約で選択された MCB バンクによって異なります ボードへの FPGA のピン配置に一致させる必要があります C_MEM_ADDR_ORDER (8) BANK_ROW_ COLUMN BANK_ROW_ COLUMN ROW_BANK_ COLUMN アドレスバスを分割する順序 ( 行ビット バンクビット 列ビット ) を定義します C_MEM_CALIBRATION_SOFT_IP (8) FALSE TRUE FALSE FALSE : ソフトキャリブレーションロジックをディスエーブル TRUE : ソフトウェアキャリブレーションロジックをイネーブル ( 製品版シリコンに推奨されます ) C_MPMC_BASEADDR (1) 0xFFFFFFFF 有効なアドレス MPMC PIM で共有される下位アドレス C_MPMC_HIGHADDR (1) 0x 有効なアドレス MPMC PIM で共有される上位アドレス MPMC では 2GB までのメモリがサポートされます C_MPMC_CLK_MEM_2X_PERIOD_PS (8) クロックメモリの値は XPS でポート MPMC_Clk_Mem_2x に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます C_MPMC_CTRL_BASEADDR (6) 0xFFFFFFFF 有効なアドレス MPMC CTRL PLB v4.6 の下位アドレス 64K に揃える必要があります C_MPMC_CTRL_HIGHADDR (6) 0x 有効なアドレス MPMC CTRL PLB v4.6 の上位アドレス C_MPMC_CTRL_AWIDTH (6) PLB v4.6 のアドレス幅 C_MPMC_CTRL_DWIDTH (6) ,128 PLB v4.6 のデータ幅 C_MPMC_CTRL_NATIVE_DWIDTH (6) PLB v4.6 のネイティブデータ幅 C_MPMC_CTRL_PLB_NUM_MASTERS (6) PLB v4.6 バス上のマスターの数 C_MPMC_CTRL_PLB_MID_WIDTH (6) PLB v4.6 マスター ID の幅 C_MPMC_CTRL_P2P (6) PLB v4.6 のポイントツーポイント (P2P) サポート C_MPMC_CTRL_SUPPORT_BURSTS (6) PLB v4.6 PIM バーストのサポート C_MPMC_CTRL_SMALLEST_MASTER (6) ,128 PLB v4.6 バス上の最小マスター DS 年 10 月 19 日 japan.xilinx.com 5

6 表 2 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MPMC_SW_BASEADDR 0xFFFFFFFF 有効なアドレス C_MPMC_SW_HIGHADDR 0x 有効なアドレス C_ALL_PIMS_SHARE_ADDRESSES=0 の場合にのみ MPMC ドライバーで使用される MPMC PIM ソフトウェア下位アドレス C_ALL_PIMS_SHARE_ADDRESSES=0 のときに有効な値が設定されていない場合 ソフトウェアドライバーで C_PIM0_BASEADDR の値が使用されます C_ALL_PIMS_SHARE_ADDRESSES=0 の場合にのみ MPMC ドライバーで使用される MPMC PIM ソフトウェア上位アドレス C_ALL_PIMS_SHARE_ADDRESSES=0. のときに有効な値が設定されていない場合 ソフトウェアドライバーで C_PIM0_HIGHADDR の値が使用されます C_NUM_IDELAYCTRL (4) インスタンシエートする IDELAYCTRL エレメントの数 C_NUM_PORTS C_PM_ENABLE インターフェイスポートの数 MPMC のコンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS (Microprocessor Hardware Specification) ファイルの適切なパラメーターに配置されます Spartan-6 FPGA では C_PORT_CONFIG の値によりポートの最大数が 6 に制限されます パフォーマンスモニター (PM) をイネーブルまたはディスエーブルに設定します 0 : ディスエーブル 1 : イネーブル C_PM_DC_WIDTH (2) 48 1 ~ 64 PM デッドサイクルカウンターの幅を設定します C_PM_GC_CNTR (2) C_PM_GC_WIDTH (2) 48 1 ~ 64 グローバルクロックカウンターをイネーブルまたはディスエーブルに設定します 0 : ディスエーブル 1 : イネーブル PM グローバルサイクルカウンターの幅を設定します C_PM_SHIFT_CNT_BY (2) パフォーマンスモニターで使用されるヒストグラムの棒のサイズを指定します Spartan-6 FPGA のポートコンフィギュレーションを指定します ポート名のアルファベットは 次を表します B : 双方向ポート U : 単一方向ポート C_PORT_CONFIG (8) アルファベットの後の数値は ビット幅を表します 0 : 6 ポート (B32 B32 U32 U32 U32 U32) 1 : 4 ポート (B32 B32 B32 B32) 2 : 3 ポート (B64 B32 B32) 3 : 2 ポート (B64 B64) 4 : 1 ポート (B128) DS 年 10 月 19 日 japan.xilinx.com 6

7 表 2 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 読み出しデータベースタイミング制御ロジックの最大レジスタファンアウト PHY 層から読み出し FIFO データパスへのファンアウトを制御します C_RD_DATAPATH_TML_MAX_FANOUT (7 ) : レジスタをインスタンシエートしない 1 : 読み出しデータを PHY から 8 個のレジスタセットに送信し 各読み出し FIFO に送信 2 : 読み出しデータを PHY から 4 個のレジスタセットに送信し レジスタの出力を最大 2 個の読み出し FIFO に送信 4 : 読み出しデータを PHY から 2 個のレジスタセットに送信し レジスタの出力を最大 4 個の読み出し FIFO に送信 8 : 読み出しデータを PHY から 1 個のレジスタセットに送信し レジスタの出力を最大 8 個の読み出し FIFO に送信 C_SPECIAL_BOARD なし S3E_STKIT S3E_1600E S3A_STKIT なし ザイリンクス特有の物理層を使用する特殊な Spartan-3E または Spartan-3A FPGA ボードを指定します C_SKIP_SIM_INIT_DELAY (5),(7) 短縮された初期化シーケンスを使用します ( シミュレーションのみ ) Virtex-6 FPGA でこのパラメーターをイネーブルにすると MIG PHY パラメーターが次のように設定されます MEM_CAL_WIDTH = HALF OCB_MONITOR = OFF SIM_INIT_OPTION = SKIP_PU_DLY SIM_CAL_OPTION = FAST_CAL C_STATIC_PHY_RDEN_DELAY (3) RDENDELAY レジスタのパワーオン値またはリセット値を設定します C_STATIC_PHY_RDDATA_CLK_SEL (3) C_STATIC_PHY_RDDATA_SWAP_RISE (3) C_USE_MIG_FLOW RDDATA_CLK_SEL レジスタのパワーオン値またはリセット値を設定します RDDATA_SWAP_RISE レジスタのパワーオン値またはリセット値を設定します MPMC IP コンフィギュレーションダイアログボックスからの統合 MIG GUI フローをイネーブルまたはディスエーブルにします 0 : 統合 MIG GUI フローを使用しない通常の MPMC フローを使用 1 : MPMC IP コンフィギュレーションダイアログボックスからの統合 MIG GUI フローを使用 この設定では MPMC EDK プロジェクトの MIG GUI からのエリア制約 タイミング制約 I/O 配置制約も自動的にリンクされます 詳細は 94 ページの 統合 MIG GUI フロー を参照してください 物理層キャリブレーションのソフトウェア制御インターフェイス ( スタティック PHY) をイネーブルまたはディスエーブルにします C_USE_STATIC_PHY (10) : スタティック PHY をディスエーブル 1 : スタティック PHY をイネーブル C_MEM_TYPE = SDRAM の場合 スタティック PHY は自動的にイネーブルになります DS 年 10 月 19 日 japan.xilinx.com 7

8 表 2 : システムパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_WR_DATAPATH_TML_PIPELINE (7),(10) C_WR_TRAINING_PORT (4) メモリおよびメモリデバイスのパラメーター 表 3 に メモリとメモリデバイスのパラメーターを示します 書き込みデータパスのタイミング制御をイネーブルまたはディスエーブルにします 0 : 書き込みデータパスのタイミング制御ロジックパイプラインをディスエーブル 1 : 書き込みデータパスのタイミング制御ロジックパイプラインをイネーブル メモリの初期化に書き込み FIFO を使用するポートを指定します この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 注記 : 1. C_ALL_PIMS_SHARE_ADDRESSES を 1 に設定すると メモリのアドレス指定にすべてのポートで C_MPMC_BASEADDR が使用され すべての SDMA PIM に C_SDMA_CTRL_BASEADDR が使用されます ( 該当する場合 ) 0 に設定すると C_PIMx_BASEADDR および C_SDMA_CTRLx_BASEADDR パラメーターが使用されます 2. C_PM_ENABLE を 1 に設定した場合に有効です 3. スタティック PHY (C_USE_STATIC_PHY = 1) を使用している場合に有効です 4. MIG ベースの Virtex-4/Virtex-5 DDR/DDR2 PHY を使用する場合に有効です 5. メモリキャリブレーションのシミュレーション時間は C_MEM_WIDTH および C_FAMILY によって異なり C_SKIP_SIM_INIT_DELAY = 1 は次のように仮定されます Virtex-4 FPGA DDR = 90 us Virtex-4 FPGA DDR2 = 50 us Virtex-5 FPGA DDR = 1400 us Virtex-5 FPGA DDR2 =100 us 6. パフォーマンスモニター (PM) エラー訂正コード(ECC) デバッグレジスタ またはスタティック PHY 機能がイネーブルの場合に のみ有効です 7. Spartan-6 FPGA ではサポートされません 8. Spartan-6 FPGA のみ 9. Virtex-6-6 FPGA のみ 10. Spartan-3 Virtex-4 および Virtex-5 FPGA のみ 表 3 : メモリおよびメモリデバイスのパラメーター パラメーター名デフォルト値設定可能な値説明 C_IDELAY_CLK_FREQ (15) DEFAULT DEFAULT IDELAY クロック周波数 C_MCB_LDQSN_TAP_DELAY_VAL (14) キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MCB_LDQSP_TAP_DELAY_VAL (14) キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MCB_UDQSP_TAP_DELAY_VAL (14) キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MCB_UDQSN_TAP_DELAY_VAL (14) キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MCB_DQ#<0-15>_TAP_DELAY_VAL (14) キャリブレーションをバイパスした場合の手動タップ遅延を設定します C_MEM_ADDR_WIDTH 外部アドレスピンの数 C_MEM_AUTO_SR (9),(11) ENABLED ENABLED MANUAL 自動セルフリフレッシュ 高温度を手動で処理するか自動で処理させるか設定します C_MEM_BANKADDR_WIDTH 外部バンクアドレスピンの数 C_MEM_BITS_DATA_PER_DQS 8 8 DQS ビットごとのデータビット数 C_MEM_CALIBRATION_BYPASS (14) NO YES NO キャリブレーションバイパス YES : キャリブレーションをバイパス NO : キャリブレーションをバイパスしない DS 年 10 月 19 日 japan.xilinx.com 8

9 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_CALIBRATION_DELAY (14) HALF QUARTER FULL HALF THREEQUARTER C_MEM_CALIBRATION_MODE (14) キャリブレーション遅延 キャリブレーションモード 1 : キャリブレーションを実行 0 : キャリブレーションを実行しない C_MEM_CAS_LATENCY (5) クロックスピードに基づいて メモリ CAS レイテンシを自動的に算出します C_MEM_CAS_WR_LATENCY (5),(11),(12) DDR3 CAS の書き込みレイテンシ C_MEM_CE_WIDTH (12) C_MEM_CLK_WIDTH (12) C_MEM_CS_N_WIDTH (12) 外部チップイネーブルピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 外部クロックピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 外部チップセレクトピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます この値は C_NUM_RANKS * C_NUM_DIMMS の整数倍に設定する必要があります C_MEM_DATA_WIDTH (8) 64 4 (9) 外部データピンの数 C_MEM_DM_WIDTH 外部データマスクピンの数 C_MEM_DQS_WIDTH (2),(3),(11) 外部 DQS ピンの数 C_MEM_DQS_IO_COL なし 18 ビット値 MIG の以前のバージョンで使用されます ユーザーがこのパラメーターを設定すると DRC エラーが発生します 以前のバージョンの MPMC/MIG からの移行については 92 ページの MIG PHY インターフェイス を参照してください C_MEM_DQ_IO_MS 0x ビット値 MIG の以前のバージョンで使用されます ユーザーがこのパラメーターを設定すると DRC エラーが発生します 以前のバージョンの MPMC/MIG からの移行については 92 ページの MIG PHY インターフェイス を参照してください C_MEM_CHECK_MAX_INDELAY (14) C_MEM_CHECK_MAX_TAP_REG (14) 最大入力遅延のチェックをイネーブルにします 最大タップ遅延のチェックをイネーブルにします C_MEM_IBUF_LPWR_MODE (15) DEFAULT DEFAULT ON OFF IBUF 低消費電力モード C_MEM_IODELAY_HP_MODE (15) DEFAULT DEFAULT ON OFF IODELAY 高パフォーマンスモード C_MEM_OCB_MONITOR (15) DEFAULT DEFAULT ON OFF OCB モニターをイネーブルにします C_MEM_PHASE_DETECT (15) DEFAULT DEFAULT ON OFF 位相検出器をイネーブルにします C_MEM_SIM_INIT_OPTION (15) DEFAULT DEFAULT SKIP_INIT SKIP_PU_DELAY NONE シミュレーションスキップ初期化オプション C_MEM_SIM_CAL_OPTION (15) DEFAULT DEFAULT SKIP_CAL FAST_CAL FAST_WIN_DETECT NONE シミュレーションキャリブレーションオプション DS 年 10 月 19 日 japan.xilinx.com 9

10 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_CAL_WIDTH (15) DEFAULT DEFAULT FULL HALF C_MEM_DQS_LOC_COL0 (10),(16) ビットまでの 16 進数 C_MEM_DQS_LOC_COL1 (10),(16) ビットまでの 16 進数 C_MEM_DQS_LOC_COL2 (10),(16) ビットまでの 16 進数 C_MEM_DQS_LOC_COL3 (10),(16) ビットまでの 16 進数 キャリブレーション幅 列 #1 の DQS グループの数 MIG ツールから値を取得します 列 #2 の DQS グループの数 MIG ツールから値を取得します 列 #3 の DQS グループの数 MIG ツールから値を取得します 列 #3 の DQS グループの数 MIG ツールから値を取得します C_MEM_DYNAMIC_WRITE_ODT (9),(12) OFF OFF DIV2 DIV4 ダイナミック書き込みオンチップ終端の設定 C_MEM_HIGH_TEMP_SR (9) NORMAL NORMAL EXTENDED 高温セルフリフレッシュ 85 C を超える場合 リフレッシュレートを高くする必要があります C_MEM_INCDEC_THRESHOLD (14) MCB インクリメント / デクリメントしきい値 C_MEM_NDQS_COL0 (10),(16) I/O 列の DQS グループの数 MIG ツールから値を取得します C_MEM_NDQS_COL1 (10),(16) I/O 列の DQS グループの数 MIG ツールから値を取得します C_MEM_NDQS_COL2 (10),(16) I/O 列の DQS グループの数 MIG ツールから値を取得します C_MEM_NDQS_COL3 (10),(16) I/O 列の DQS グループの数 MIG ツールから値を取得します C_MEM_NUM_DIMMS 1 1 DIMM の数 DIMM を使用しない場合は 1 に設定します 複数の DIMM はサポートされていません C_MEM_NUM_RANKS (7),(12) DIMM ごとのランクの数 シングルランクの DIMM を推奨 オンチップ終端設定 (DDR2/DDR3 のみ ) C_MEM_ODT_TYPE (13) DDR2 メモリ : 0 : ディスエーブル 1 : 75 2 : : : 予約済み DDR3 メモリ : 0 : ディスエーブル 1 : RZQ/4 (60 ) 2 : RZQ/2 (120 ) 3 : RZQ/6 (40 ) 4 : RZQ/12 (20 ) 5 : RZQ/8 (30 ) C_MEM_ODT_WIDTH (3), (11),(12) C_MEM_PA_SR (9) C_MEM_PARTNO (1) なし データベースパーツ番号 ( 例 : "mt4htf3264h-53e") CUSTOM 外部 ODT ピンの数 この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます この値は C_NUM_RANKS * C_NUM_DIMMS の整数倍に設定する必要があります 部分アレイセルフリフレッシュ (DDR2 DDR3 LPDDR のみ ) 0 : フル 1 : 1/2 データベースのメモリ製品番号を指定するか CUSTOM に設定します CUSTOM は Spartan-6 FPGA ではサポートされません DS 年 10 月 19 日 japan.xilinx.com 10

11 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_PART_CAS_A (1),(4) なし整数 C_MEM_PART_CAS_A_FMAX (1),(4) なし整数 C_MEM_PART_CAS_B (1),(4) なし整数 C_MEM_PART_CAS_B_FMAX (1),(4) なし整数 C_MEM_PART_CAS_C (1),(4) なし整数 C_MEM_PART_CAS_C_FMAX (1),(4) なし整数 C_MEM_PART_CAS_D (1),(4) なし整数 C_MEM_PART_CAS_D_FMAX (1),(4) なし整数 C_MEM_PART_DATA_DEPTH (1),(8) C_MEM_PART_DATA_WIDTH (1) C_MEM_PART_CAS_A_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_A の最大メモリ周波数 C_MEM_PART_CAS_B/C/D 以下にする必要があります C_MEM_PART_CAS_B_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_B の最大メモリ周波数 C_MEM_PART_CAS_C/D 以下にする必要があります C_MEM_PART_CAS_C_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ C_MEM_PART_CAS_C の最大メモリ周波数 C_MEM_PART_CAS_D 以下にする必要があります C_MEM_PART_CAS_D_FMAX で指定された最大メモリ周波数までに使用されるメモリ CAS レイテンシ ( 該当する場合 ) C_MEM_PART_CAS_D の最大メモリ周波数 離散メモリデバイスのデータワード数 ( メガビット ) このパラメーターは現在使用されておらず 今後のために予約されています 離散メモリパーツのデータ幅 値 4 は Spartan-6 FPGA でのみサポートされます C_MEM_PART_NUM_BANK_BITS (1) メモリパーツのバンクビット数 C_MEM_PART_NUM_COL_BITS (1) メモリデバイスの列ビット数 C_MEM_PART_NUM_ROW_BITS (1) メモリデバイスの行ビット数 C_MEM_PART_TRAS (1) なし整数 C_MEM_PART_TRASMAX (1) なし整数 C_MEM_PART_TRC (1) なし整数 C_MEM_PART_TRCD (1) なし整数 C_MEM_PART_TDQSS (1),(2) 1 1 C_MEM_PART_TRP (1) なし整数 C_MEM_PART_TMRD (1) なし整数 C_MEM_PART_TRRD (1) なし整数 tras : ACTIVE コマンドが実行された後 PRECHARGE コマンドが実行されるまでの最小遅延 (ps) tras : ACTIVE コマンドが実行された後 PRECHARGE コマンドが実行されるまでの最大遅延 (ps) trc : ACTIVE コマンドが実行された後 同じバンクで ACTIVE コマンドが実行されるまでの最小遅延 (ps) trcd : ACTIVE コマンドが実行された後 READ または WRITE コマンドが実行されるまでの最小遅延 (ps) tdqss : 関連クロックエッジ (tck) から正の DQS ラッチエッジまでの時間 この値は 最大値から最小値を引いた結果を整数値に繰り上げた値です trp : PRECHARGE コマンドの最小周期 (ps) tmrd : LOAD MODE コマンドの最短サイクル時間 (tck)( 廃止予定 ) trd : バンクの行 a で ACTIVE コマンドが実行された後 同じバンクの行 b で ACTIVE コマンドが実行されるまでの最小遅延 (ps) C_MEM_PART_TWR (1) なし整数 twr : 最短書き込み回復時間 (ps) DS 年 10 月 19 日 japan.xilinx.com 11

12 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MEM_PART_TRFC (1) なし整数 trfc : REFRESH コマンドが実行されてから ACTIVE または REFRESH コマンドが実行されるまでの最短時間 (ps) C_MEM_PART_TREFI (1) なし整数 trefi : REFRESH の最大平均周期 (ps) C_MEM_PART_TAL (1),(3) 0 0 tal : 必要な追加レイテンシ (tck) C_MEM_PART_TCCD (1),(3) なし整数 C_MEM_PART_TWTR (1),(3) なし整数 C_MEM_PART_TRTP (1),(3) C_MEM_PART_TZQINIT (11) 0 整数 C_MEM_PART_TZQCS (11) 0 整数 tccd : CAS# コマンドが実行されてから CAS# コマンドが実行されるまでの最小遅延 (tck) twtr : 内部 WRITE コマンドが実行された後 READ コマンドが実行されるまでの最小遅延 (ps) trtp : 内部 READ コマンドが実行されてから PRECHARGE コマンドが実行されるまでの最小遅延 (ps) tzqinit - ZQCL コマンド : 電源投入時またはリセット時の ZQCL コマンド ( 長いキャリブレーション ) の時間 (tck) tzqcs - ZQCS コマンド : 短いキャリブレーション時間 (tck) 削減した駆動出力のイネーブル (DDR DDR2 DDR3 LPDDR のみ ) C_MEM_REDUCED_DRV LPDDR メモリ : 0 : フル 1 : 1/2 2 : 1/4 3 : 3/4 DDR/DDR2 メモリ : 0 : フル 1 : 削減 2 3 : 予約済み DDR3 メモリ (Spartan-6 FPGA) : 0 : RZQ/6 1 : RZQ/7 2 3 : 予約済み DDR3 メモリ (Virtex-6 FPGA のみ ) : 0 : RZQ/7 1 : RZQ/6 2 3 : 予約済み C_MEM_REG_DIMM (10) DIMM にレジスタを付けます C_MEM_SKIP_DYNAMIC_CAL (9) C_MEM_SKIP_IN_TERM_CAL (9) : ダイナミックキャリブレーションをイネーブル ( 製品版シリコンに推奨されます ) ZIO I/O ピンが必要です 1 : ダイナミックキャリブレーションを実行しない 0 : 入力終端キャリブレーションを実行 ZIO I/O ピンが必要です 1 : 入力終端キャリブレーションを実行しない (LPDDR デザインではこの設定を使用する必要あり ) C_MEM_SKIP_DYN_IN_TERM (14) C_MEM_TYPE DDR2 DDR DDR2 DDR3 LPDDR SDRAM 0 : ダイナミック入力終端を実行 1 : ダイナミック入力終端を実行しない メモリアーキテクチャのタイプ デバイスアーキテクチャによって 使用可能なメモリのタイプは異なります C_MEM_TZQINIT_MAXCNT (14) 512 整数 TZQINIT の最大カウント値 C_MEM_WRLVL (15) : 書き込みレベリングを実行 1 : 書き込みレベリングを実行しない DS 年 10 月 19 日 japan.xilinx.com 12

13 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_MMCM_EXT_LOC (10),(16) NOT_SET 有効な MMCM_ADV ロケーション制約 C_MPMC_CLK0_PERIOD_PS C_MPMC_CLK_MEM_PERIOD_PS C_MPMC_CLK_MEM_2X_PERIOD_PS (9) MPMC メモリクロックを駆動する外部 MMCM_ADV プリミティブのロケーション制約を生成するため Clock Generator v3.02a 以降に渡されます MPMC_CLK0 周期 (ps) この値は XPS でポート MPMC_Clk0 に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます MPMC_CLK_MEM 周期 (ps) この値は XPS でポート MPMC_Clk_Mem に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます MPMC_CLK_MEM_2X 周期 (ps) この値は XPS でポート MPMC_Clk_Mem_2x に接続されているもの (clock_generator 出力 MHS タグ CLK_FREQ = xxxx を持つ信号 / ポートなど ) に基づいて自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 差動 DQS をイネーブルにします (DDR2 のみ ) C_DDR2_DQSN_ENABLE (3) C_FAMILY = "Spartan3" の場合は 0 に設定する必要があります (C_FAMILY = spartan3a spartan3an spartan3adsp spartan3e などのその他の Spartan-3 ファミリの場合は 1 に設定できます ) MIG ベースの Virtex-5 FPGA DDR2 PHY を使用する場合は 1 に設定する必要があります C_ECC_DATA_WIDTH (5),(6) ~ 8 ECC のデータ幅 ( ビット数 ) C_ECC_DEC_THRESHOLD (6) ダブルビットデータエラー割り込みのカウンターしきい値 C_ECC_DEFAULT_ON (6) C_ECC_DM_WIDTH (5),(6) ECC DM の幅 C_ECC_DQS_WIDTH (5),(6) ECC DQS の幅 C_INCLUDE_ECC_SUPPORT C_INCLUDE_ECC_TEST (6) リセット時に ECC イネーブルレジスタをイネーブルにします ECC ロジックをイネーブルにします イネーブルの場合 ECC 制御レジスタに MPMC_CTRL インターフェイスからアクセスできます Virtex-6 および Spartan-6 ファミリではサポートされません ECC テスト機能およびレジスタをイネーブルまたはディスエーブルに設定します 1 : ECC テスト機能 / レジスタをイネーブル 0 : ECC テスト機能をディスエーブル ( エリアを節約 ) C_ECC_PEC_THRESHOLD (6) パリティビットデータエラー割り込みのカウンターしきい値 DS 年 10 月 19 日 japan.xilinx.com 13

14 表 3 : メモリおよびメモリデバイスのパラメーター ( 続き ) パラメーター名デフォルト値設定可能な値説明 C_ECC_SEC_THRESHOLD (6) シングルビットデータエラー割り込みのカウンターしきい値 注記 : 1. これらの値は C_MEM_PARTNO がデータベースからの製品番号に設定されている場合 IP コンフィギュレーションデータベースから自動的にアップデートされます CUSTOM に設定されている場合 製造者が提供するメモリパラメーターに応じて値を設定する必要があります Spartan-3 Virtex-4 および Virtex-5 ファミリの場合は データベースは <MPMC pcore location>/data/mpmc_memory_database.csv の CSV ファイルです Spartan-6 Virtex-6 FPGA の場合は データベースは MIG から取得され 各アーキテクチャでサポートされるメモリのみが含まれます Spartan-6 FPGA では CUSTOM メモリデバイスはサポート されません 2. DDR パラメーター 3. DDR2 パラメーター 4. CAS レイテンシ /Fmax ペアは 最短 CAS レイテンシおよび最小周波数から最長 CAS レイテンシおよび最大周波数の順に A ~ D に指 定する必要があります 5. 値は自動的に設定され ユーザー定義できません 6. C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 7. マルチランクデザインの使用はお勧めできません 詳細は 103 ページの MIG とボードの互換性に関する重要なメモ を参照してください 8. SDMA では Spartan-6 および Virtex-6 FPGA のすべてのコンフィギュレーションがサポートされます その他のアーキテクチャでは 次のコンフィギュレーションのみがサポートされます DDR では 32 ビットおよび 64 ビット SDRAM では 64 ビット 9. Spartan-6 FPGA のみ 10. Virtex-6-6 FPGA のみ 11. DDR3 のみ 12. Spartan-6 FPGA では使用されません 13. Virtex-6 FPGA の DDR2/DDR3 メモリには ODT が必要です Virtex-6 ファミリをターゲットにする場合は このパラメーターに値 0 ( ディスエーブル ) は使用できません 14. 予約済み 基になる Spartan-6 FPGA MCB の低レベルパラメーター この設定は変更しないでください 15. 予約済み 基になる Virtex-6 FPGA MIG PHY の低レベルパラメーター この設定は変更しないでください 16. このパラメーターは C_USE_MIG_FLOW = 1 のときに自動的に設定されます ポートごとのパラメーター 表 4 に ポートごとのパラメーターを示します これらは Spartan-6 FPGA の場合にのみ有効です 表 4 : ポートごとのパラメーター I/O 信号名 デフォルト値 C_PIM<Port_Num>_BASETYPE (4) 2 ( ポート 0) 0 ( ポート 1 ~ 7) C_PIM<Port_Num>_SUBTYPE C_PIM<Port_Num>_B_SUBTYPE (9) なし なし 設定可能な値 0 ~ 9 DXCL DXCL2 IXCL IXCL2 XCL IPLB DPLB PLB SDMA NPI PPC440MC VFBC MCB INACTIVE DXCL DXCL2 IXCL IXCL2 XCL 説明 0 : 非アクティブ 1 : XCL 2 : PLB v4.6 3 : SDMA 4 : NPI 5 : PPC440MC 6 : VFBC 7 : MCB ( 双方向 ) 8 : MCB ( 単一方向 読み出し専用 ) 9 : MCB ( 単一方向 書き込み専用 ) 特定のポートインターフェイスのタイプ MPMC コンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS ファイルの適切なパラメーターに配置されます この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます 特定のポートインターフェイスのタイプ MPMC コンフィギュレーションダイアログボックスの設定に基づいて自動的に設定され MHS ファイルの適切なパラメーターに配置されます この値は自動的に設定されますが このパラメーターを設定すると自動設定されなくなり このパラメーターで設定した値が使用されます DS 年 10 月 19 日 japan.xilinx.com 14

15 表 4 : ポートごとのパラメーター ( 続き ) I/O 信号名 デフォルト値 設定可能な値 C_PIM<Port_Num>_BASEADDR (1),(7) 0xFFFFFFFF 有効なアドレス PIM の下位アドレス C_PIM<Port_Num>_HIGHADDR (1),(8) 0x 有効なアドレス PIM の上位アドレス MPMC では 2GB までのメモリがサポートされます 説明 C_PIM<Port_Num>_OFFSET (1) 0x 有効なアドレス PIM のオフセットアドレス C_PI<Port_Num>_RD_FIFO_TYPE (11) BRAM BRAM SRL DISABLED C_PI<Port_Num>_WR_FIFO_TYPE (6),(11) BRAM BRAM SRL DISABLED 読み出しデータパス FIFO のタイプ 書き込みデータパス FIFO のタイプ C_PI<Port_Num>_ADDRACK_PIPELINE (3),(10) AddrAck パイプラインイネーブル C_PI<Port_Num>_RD_FIFO_APP_PIPELINE (10) 読み出し FIFO ポート側のパイプライン C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE (4),(1 0) 読み出し FIFO メモリ側のパイプライン C_PI<Port_Num>_WR_FIFO_APP_PIPELINE (10) 書き込み FIFO ポート側のパイプライン C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE (5),( 10) 書き込み FIFO メモリ側のパイプライン C_PI<Port_Num>_PM_USED (2),(3),(10) パフォーマンスモニターをイネーブルにします C_PI<Port_Num>_PM_DC_CNTR (2),(10) デッドサイクルカウンターをイネーブルにします 注記 : 1. C_PIM_BASETYPE が 4 (NPI) 以外の値で C_ALL_PIMS_USE_SHARED_ADDRESSES が 0 の場合にのみ有効です 2. C_PM_ENABLE = 1 の場合にのみ有効です 3. C_PM<Port_Num>_PM_USED が 1 の場合 正しくモニターするには C_PI<Port_Num>_ADDRACK_PIPELINE を 1 に設定する必要があります 4. C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE の値は ポート 0 からポート <C_NUM_PORTS-1> まですべて同じに設定する必要があります たとえば 4 つのポートを使用するデザインでは ポート 0 ~ 3 の C_PI<Port_Num>_RD_FIFO_MEM_PIPELINE を同じ値にする必要があります 5. C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE の値は ポート 0 からポート <C_NUM_PORTS-1> まですべて同じに設定する必要があります たとえば 4 つのポートを使用するデザインでは ポート 0 ~ 3 の C_PI<Port_Num>_WR_FIFO_MEM_PIPELINE を同じ値にする必要があります 6. 書き込み FIFO は IXCL または IPLB サブタイプの MPMC ポートでは自動的にディスエーブルになります IXCL または IPLB にコンフィギュレーションされたポートで書き込み FIFO を手動でディスエーブルにする必要はありません 7. C_PIM<Port_Num>_BASEADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な下位物理メモリアドレスを表します たとえば C_PIM<Port_Num>_OFFSET が 0x の場合 C_PIM<Port_Num>_BASEADDR は メモリの物理アドレスを表します メモリの合計サイズが 0x03FFFFFF の場合 C_PIM_<Port_Num>_BASEADDR の値 0x は物理アドレス 0x に対応し 値 0x は物理アドレス 0x に 値 0x は物理アドレス 0x に対応します C_PIM_<Port_Num>_OFFSET の値を 0x に増加すると C_PIM_<Port_Num>_BASEADDR の値 0x は物理アドレス 0x に対応し 値 0x は物理アドレス 0x に 値 0x は物理アドレス 0x に対応します 8. C_PIM<Port_Num>_HIGHADDR+C_PIM<Port_Num>_OFFSET は 対応するポートでアクセス可能な上位物理メモリアドレスを表します 9. C_XCL<Port_Num>_B_IN_USE が 1 に設定されている場合に XCL<Port_Num>_B ポートのみで使用されます 10. Spartan-6 FPGA ではサポートされません 11. Spartan-6 FPGA で VFBC PIM を使用する場合 このパラメーターで設定可能な値は BRAM および DISABLED です DISABLED に設定すると VFBC 単一方向最適化が実行されます この場合 BRAM は ENABLED と同じです DS 年 10 月 19 日 japan.xilinx.com 15

16 PIM (Personality Interface Module) のパラメーター XCL PIM デザインパラメーター 表 5 に XCL PIM デザインのパラメーターを示します 表 5 : XCL デザインパラメーター パラメーター名 デフォルト値 設定可能な値 C_XCL<Port_Num>_LINESIZE (1) トランザクションごとのワード数 C_XCL<Port_Num>_WRITEXFER (1) XCL 書き込み転送タイプ 説明 0 : 書き込み転送を実行しない 1 : シングル書き込み転送のみを実行 2 : キャッシュライン転送のみを実行 C_XCL<Port_Num>_B_LINESIZE (1),(2) トランザクションごとのワード数 パイプライン段を追加します C_XCL<Port_Num>_PIPE_STAGES C_XCL<Port_Num>_B_WRITEXFER (1),(2 ) C_XCL<Port_Num>_B_IN_USE : なし 1 : 読み出し FIFO 2 : 読み出し FIFO および Empty 3 : 読み出し FIFO Empty およびアクセス FIFO XCL 書き込み転送タイプ 0 : 書き込み転送を実行しない 1 : シングル書き込み転送のみを実行 2 : キャッシュライン転送のみを実行 XCL B ポートイネーブル 同じ MPMC ポート上の別の XCL バスをイネーブルにします 1 : XCL B ポートをイネーブル 0 : XCL B ポートをディスエーブル 注記 : 1. C_PIM<Port_Num>_BASETYPE = 1 (XCL) の場合にのみ有効です 2. C_XCL<Port_Num>_B_IN_USE = 1 の場合にのみ有効です PLB v4.6 PIM デザインパラメーター 表 6 に PLB PIM デザインのパラメーターを示します 表 6 : PLB v4.6 PIM デザインパラメーター パラメーター名 デフォルト値 設定可能な値 説明 C_SPLB<Port_Num>_AWIDTH (2) (3) PLB の最下位アドレスバスの幅 C_SPLB<Port_Num>_DWIDTH (2) (3) PLB データバスの幅 C_SPLB<Port_Num>_NATIVE_DWIDTH (2) 64 32,64 PIM 内部データバスの幅 Spartan-6 FPGA デザインでは 対応する MCB ポートの幅に応じて自動的に設定されます C_SPLB<Port_Num>_PLB_NUM_MASTERS (2) (3) PIM に接続可能なマスターの数 PLB マスター ID バスの幅 C_SPLB<Port_Num>_PLB_MID_WIDTH (1) (2) (3) 1 0 ~ 4 値は log 2 (C_SPLB<Port_Num>_PLB_NUM_MASTERS) で 最小値は 1 です DS 年 10 月 19 日 japan.xilinx.com 16

17 表 6 : PLB v4.6 PIM デザインパラメーター ( 続き ) パラメーター名 デフォルト値 設定可能な値 説明 PLB スレーブポートに共有バスまたはポイントツーポイント (P2P) コンフィギュレーションを選択します C_SPLB<Port_Num>_P2P (2) (3) : PLB 共有バス接続 1 : PLB P2P 接続 C_PIM<Port_Num>_SUBTYPE が IPLB または DPLB に設定されている場合は 1 に設定する必要があります C_SPLB<Port_Num>_SUPPORT_BURSTS (2) (3) PLB PIM バーストのサポート 0 : シングルワードトランザクション 1 : シングル キャッシュライン およびバーストトランザクション C_SPLB<Port_Num>_SMALLEST_MASTER (2) (3) 最小マスターデータバスの幅 注記 : 1. log 2 は 2 を底とする対数関数を表します たとえば log 2 (1)=0, log 2 (2)=1, log 2 (4)=2, log 2 (8)=3, log 2 (16)=4 です 2. C_PIM<Port_Num>_BASETYPE = 2 (SPLB) の場合にのみ有効です 3. 通常これらのパラメーターは PLB バスに接続されているデバイスに基づいて自動的に設定されます SDMA PIM デザインパラメーター 表 7 に SDMA PIM デザインのパラメーターを示します 表 7 : SDMA PIM デザインパラメーター パラメーター名 デフォルト値 設定可能な値 説明 C_SDMA_CTRL_BASEADDR (1),(2) 0xFFFFFFFF 有効なアドレス C_SDMA_CTRL_HIGHADDR (1),(2) 0x 有効なアドレス C_SDMA_CTRL<Port_Num>_BASEADDR (1),(2) 0xFFFFFFFF 有効なアドレス C_SDMA_CTRL<Port_Num>_HIGHADDR (1),(2) 0x 有効なアドレス SDMA CTRL 共有 PLB v4.6 の下位アドレス SDMA CTRL 共有 PLB v4.6 の上位アドレス SDMA CTRL PLB の下位アドレス SDMA CTRL PLB の上位アドレス C_SDMA_CTRL<Port_Num>_AWIDTH (1),(3) PLB アドレス幅 C_SDMA_CTRL<Port_Num>_DWIDTH (1),(3) PLB データ幅 C_SDMA_CTRL<Port_Num>_NATIVE_DWIDTH (1),(3) PLB ネイティブデータ幅 C_SDMA_CTRL<Port_Num>_PLB_NUM_MASTERS (1),(3) PLB バス上のマスターの数 C_SDMA_CTRL<Port_Num>_PLB_MID_WIDTH (1),(3) PLB マスター ID の幅 C_SDMA_CTRL<Port_Num>_P2P (1),(3) C_SDMA_CTRL<Port_Num>_SUPPORT_BURSTS (1),(3) 0 0 PLB ポイントツーポイント (P2P) サポート 0 : サポートなし 1 : サポートあり PLB PIM バーストのサポート 0 : サポートなし 1 : サポートあり C_SDMA_CTRL<Port_Num>_SMALLEST_MASTER (1),(3) PLB バス上の最小マスター C_SDMA<Port_Num>_PRESCALAR (1) 割り込み遅延タイマーのスケール係数 C_SDMA<Port_Num>_PI2LL_CLK_RATIO (1) NPI と LocalLink クロックの比 DS 年 10 月 19 日 japan.xilinx.com 17

18 表 7 : SDMA PIM デザインパラメーター ( 続き ) パラメーター名 デフォルト値 設定可能な値 説明 送信完了でエラーチェックを実行します C_SDMA<Port_Num>_COMPLETED_ERR_TX (1) : 完了ビットのエラーチェックをディスエーブルにします 1 : 完了ビットのエラーチェックをイネーブルにします 受信完了でエラーチェックを実行します C_SDMA<Port_Num>_COMPLETED_ERR_RX (1) NPI PIM デザインパラメーター 表 8 に NPI PIM デザインのパラメーターを示します MIB/PPC440MC PIM デザインパラメーター 表 9 に MIB/PPC440MC PIM デザインのパラメーターを示します VFBC PIM デザインパラメーター 表 10 に VFBC PIM デザインのパラメーターを示します 0 : 完了ビットのエラーチェックをディスエーブルにします 1 : 完了ビットのエラーチェックをイネーブルにします 注記 : 1. C_PIM<Port_Num>_BASETYPE = 3 (SDMA) の場合にのみ有効です 2. C_ALL_PIMS_USED_SHARED_ADDRESS が 1 の場合 すべての SDMA に対して共通の BASEADDR/HIGHADDR (C_SDMA_CTRL_BASEADDR) が使用されます それ以外の場合は 各 SDMA ポートに個別の BASE/HIGHADDR (C_SDMA_CTRL<Port_Num>_BASEADDR) が使用されます 3. 通常これらのパラメーターは PLB バスに接続されているデバイスに基づいて自動的に設定されます 表 8 : NPI PIM デザインパラメーター パラメーター名デフォルト値設定可能な値説明 C_PIM<Port_Num>_DATA_WIDTH PIM ネイティブデータ幅 表 9 : MIB/PPC440MC デザインパラメーター パラメーター名デフォルト値設定可能な値説明 C_PPC440MC<Port_Num>_BURST_LENGTH 許容されるバースト長 C_PPC440MC<Port_Num>_PIPE_STAGES 挿入するパイプラインの段数 表 10 : VFBC PIM デザインパラメーター パラメーター名 デフォルト値 設定可能な値 C_VFBC<Port_Num>_ CMD_FIFO_DEPTH (1) コマンド FIFO のワード数 (32 ビットワード ) C_VFBC<Port_Num>_CMD_AFULL_COUNT 3 0 ~ C_VFBC<Port_Num>_ CMD_FIFO_DEPTH C_VFBC<Port_Num>_RDWD_FIFO_DEPTH (1) 説明 コマンド FIFO の ALMOST FULL しきい値 読み出し / 書き込み FIFO のワード数をデータワード数で指定します ( ワードのサイズは RDWD_DATA_WIDTH パラメーターで指定 ) C_VFBC<Port_Num>_RDWD_DATA_WIDTH データ幅をビット数で指定します DS 年 10 月 19 日 japan.xilinx.com 18

19 表 10 : VFBC PIM デザインパラメーター C_VFBC<Port_Num>_ RD_AEMPTY_WD_AFULL_COUNT 3 0 ~ C_VFBC<Port_Num>_ RDWD_FIFO_DEPTH 書き込み FIFO の ALMOST FULL しきい値と読み出し FIFO の ALMOST EMPTY しきい値 注記 : 1. 各 FIFO のワード数が増加すると より多くのブロック RAM が使用されます そのため FPGA デバイスで使用可能なブロック RAM の数と使用されているブロック RAM の数が上限となります I/O 信号 表 11 ~ 表 17 に MPMC システム メモリ および PIM の I/O 信号を示します システム I/O 信号 表 11 : システム I/O 信号 calib_recal (3) 信号名方向初期値説明 入力 未接続の場合自動的に 0 に設定 MPMC_Clk0 入力なしシステムクロック入力 MPMC_Clk90 入力なし MPMC_Clk0_DIV2 入力なし MPMC_Clk_200MHz (1) 入力 なし アサートされると 再キャリブレーションが開始します 90 位相シフトされたシステムクロック入力 SDRAM または Spartan-6 FPGA では使用されません MPMC_Clk0 を 2 で分周したクロック入力 MIG ベースの Virtex-5 FPGA DDR2 PHY を使用する場合にのみ有効です 200MHz クロック IDELAY エレメントに接続されます 位相または周波数が MPMC_Clk0 に関連している必要はありません MIG ベースの Virtex-4/Virtex-5/Virtex-6 FPGA PHY を使用する場合にのみ有効です MPMC_Rst 入力なしシステムリセット入力 ( アクティブ High) MPMC_Clk_Mem (2) MPMC_Clk_Mem_2x (3) MPMC_Clk_Mem_2x_180 (3) MPMC_Clk_Mem_2x_CE0 (3) MPMC_Clk_Mem_2x_CE90 (3) MPMC_Clk_Mem_2x_bufpll_o (3) MPMC_Clk_Mem_2x_180_bufpll_o (3) MPMC_Clk_Mem_2x_CE0_bufpll_o (3) MPMC_Clk_Mem_2x_CE90_bufpll_o (3) MPMC_PLL_Lock_bufpll_0 (3) 入力 入力 入力 入力 入力 出力 出力 出力 出力 出力 なし なし なし なし なし なし なし なし なし なし スタティック PHY または Virtex-6 FPGA メモリクロックで使用されるメモリ読み出しデータキャプチャクロック 使用しない場合は 未接続のままにする必要があります PLL ブロックで駆動される MCB クロック メモリクロックレートの 2 倍です たとえば 400MHz メモリインターフェイスでは 800MHz です MPMC_Clk_Mem_2x を 180 シフトしたクロックで MPMC_Clk_Mem_2x と同じ PLL で駆動されます BUFPLL_MCB からの I/O クロックイネーブルストローブで MPMC_Clk_Mem_2x に揃えられています C_MCB_USE_EXTERNAL_BUFPLL == 1 の場合にのみ有効です BUFPLL_MCB からの I/O クロックイネーブルストローブで MPMC_Clk_Mem_2x_180 に揃えられています C_MCB_USE_EXTERNAL_BUFPLL == 1 の場合にのみ有効です 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます 内部 BUFPLL_MCB の出力で カスケード接続されている MPMC と共有されます DS 年 10 月 19 日 japan.xilinx.com 19

20 表 11 : システム I/O 信号 ( 続き ) MPMC_Clk_Rd_Base (4) MPMC_MCB_DRP_Clk (3) MPMC_DCM_PSEN (2) MPMC_DCM_PSINCDEC (2) MPMC_DCM_PSDONE (2) メモリ信号 入力なし内部読み出しキャプチャクロック SDRAM PHY I /O 信号 (Spartan-3 Virtex-4 および Virtex-5 FPGA のみ ) 入力 出力 出力 入力 MPMC_ECC_Intr 出力 0 MPMC_Idelayctrl_Rdy_I (1) MPMC_Idelayctrl_Rdy_0 (1) 入力 なし なし なし なし 未接続の場合自動的に 1 に設定 出力 0 MPMC_InitDone 出力 0 MPMC_PLL_Lock (3) selfrefresh_enter (3) selfrefresh_mode (3) MCB DRP インターフェイスクロック MPMC_Clk_Mem_2x と同じ PLL で駆動し MPMC_Clk_Mem_2x と位相が揃っている必要があります MPMC_Clk_Mem_2x を整数で分周した 50 ~ 100MHz の周波数にする必要があります DCM の PSEN ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします DCM の PSINCDEC ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします DCM の PSDONE ピンに接続し MPMC スタティック PHY で DCM の位相を変更できるようにします ECC 割り込み ( レベル認識 ) C_INCLUDE_ECC_SUPPORT がイネーブルの場合にのみ有効です 0 : 割り込みなし 1 : 割り込みをアサート アクティブ High の入力で 内部 IDELAYCTRL インスタンスの RDY 信号と組み合わせてメモリの初期化を開始できることを示します アクティブ High の出力で 内部 IDELAYCTRL インスタンスの RDY 信号および MPMC_Ideleayctrl_Rdy_I がすべて High であることを示します アクティブ Hihg の出力信号で アサートされた場合メモリの初期化が正常に完了したことを示します Low の場合 メモリのキャリブレーションおよびコンフィギュレーションが実行中です 入力なし MCB へのクロックを駆動する PLL のロック信号 入力 未接続の場合自動的に 0 に設定 予約済み この MCB 機能はサポートされていません 出力 0 予約済み この MCB 機能はサポートされていません 注記 : 1. MIG ベースの Virtex-4/Virtex-5/Virtex-6 FPGA PHY でのみ使用されます 2. スタティック PHY を使用している場合にのみ使用されます これには SDRAM PHY が含まれます Virtex-6 FPGA MIG PHY でも 使用されます 3. Spartan-6 FPGA のみ 4. Virtex-6-6 FPGA のみ 表 12 : SDRAM PHY I/O 信号 信号方向初期値説明 SDRAM_Addr 出力なし行 / 列アドレス SDRAM_BankAddr 出力なしバンクアドレス SDRAM_CAS_n 出力 1 コマンド入力 SDRAM_CE 出力 0 クロックイネーブル ( メモリ CKE 信号 ) SDRAM_Clk 出力 0 メモリへのクロック SDRAM_CS_n 出力 1 アクティブ Low のチップセレクト SDRAM_DM 出力 0 データマスク SDRAM_DQ (1) 信号名方向初期値説明 入力 / 出力 z データビット SDRAM_RAS_n 出力 1 コマンド入力 DS 年 10 月 19 日 japan.xilinx.com 20

21 表 12 : SDRAM PHY I/O 信号 ( 続き ) SDRAM_WE_n 出力 1 コマンド入力 注記 : 1. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください DDR DDR2 DDR3 の I/O 信号 DDR I /O 信号 (Spartan-3 Virtex-4 および Virtex-5 FPGA のみ ) 表 13 : DDR I/O 信号 信号名 (1) 方向初期値説明 DDR_Addr 出力なし行 / 列アドレス DDR_BankAddr 出力なしバンクアドレス DDR_CAS_n 出力 1 コマンド入力 DDR_CE 出力 0 1 : クロックをイネーブル ( メモリ CKE 信号 ) DDR_CS_n 出力 1 0 : チップセレクトをイネーブル DDR_Clk 出力 0 メモリへのクロック DDR_Clk_n 出力 1 メモリへの反転クロック DDR_DM 出力なしデータマスク出力 DDR_DQ (3) DDR_DQS (3) DDR_DQS_DIV_O (2) DDR_DQS_DIV_I (2) 入力 / 出力なしデータ DDR2 I /O 信号 (Spartan-3 Virtex-4 Virtex-5 Virtex-6 FPGA のみ ) 入力 / 出力なしデータストローブ 出力なしタイミングループ信号 入力なしタイミングループ信号 DDR_RAS_n 出力 1 コマンド入力 DDR_WE_n 出力 1 コマンド入力 注記 : 1. 信号の詳細な説明は デバイスのデータシートを参照してください 2. MIG ベースの Spartan-3/3A/3AN/3ADSP/3E DDR/DDR3 PHY を使用する場合に必要です 3. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください 221 ページの 関連資料 にこのトピックへのリンクがあります 表 14 : DDR2 I/O 信号 信号名 (1) 方向初期値説明 DDR2_Addr 出力なし行 / 列アドレス DDR2_BankAddr 出力なしバンクアドレス DDR2_CAS_n 出力 1 コマンド入力 DDR2_CE 出力 0 1 : クロックをイネーブル DDR2_CS_n 出力 1 0 : チップセレクトをイネーブル DDR2_Clk 出力 0 メモリへのクロック DDR2_Clk_n 出力 1 メモリへの反転クロック DDR2_DM 出力なしデータマスク出力 DDR2_DQ (3) DDR2_DQS (3) 信号方向初期値説明 入力 / 出力なしデータ 入力 / 出力なしデータストローブ DS 年 10 月 19 日 japan.xilinx.com 21

22 表 14 : DDR2 I/O 信号 ( 続き ) DDR2_DQS_DIV_I (2) DDR2_DQS_DIV_O (2) DDR2_DQS_n (4) DDR2_ODT 出力 0 DDR3 I/O 信号 (Virtex-6 FPGA のみ ) 入力なしタイミングループ信号 出力なしタイミングループ信号 入力 / 出力なし反転データストローブ DDR2_RAS_n 出力 1 コマンド入力 DDR2_WE_n 出力 1 コマンド入力 オンチップ終端信号複数のランクがある場合 これらのピンをメモリに接続する際に注意が必要です DDR2_CS_n ピンに直接関係します 注記 : 1. 信号の詳細な説明は デバイスのデータシートを参照してください 2. MIG ベースの Spartan-3/3A/3AN/3A DSP/3E DDR/DDR2 PHY を使用する場合に必要です 3. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください 221 ページの 関連資料 にこのトピックへのリンクがあり ます 4. 差動 DQS がイネーブル (C_DDR2_DQSN_ENABLE = 1) の場合に必要です 表 15 : DDR3 I/O 信号 信号名 (1) 方向初期値説明 信号名 (1) 方向初期値説明 DDR3_Addr 出力なし行 / 列アドレス DDR3_BankAddr 出力なしバンクアドレス DDR3_CAS_n 出力 1 コマンド入力 DDR3_CE 出力 0 1 : クロックをイネーブル DDR3_CS_n 出力 1 0 : チップセレクトをイネーブル DDR3_Clk 出力 0 メモリへのクロック DDR3_Clk_n 出力 1 メモリへの反転クロック DDR3_DM 出力 なし データマスク出力 DDR3_DQ (2) 入力 / 出力 なし データ DDR3_DQS (2) 入力 / 出力 なし データストローブ DDR3_DQS_n (3) 入力 / 出力 なし 反転データストローブ DDR3_ODT 出力 0 DDR3_RAS_n 出力 1 コマンド入力 DDR3_Reset_n 出力 1 反転リセット DDR3_WE_n 出力 1 コマンド入力 オンチップ終端信号複数のランクがある場合 これらのピンをメモリに接続する際に注意が必要です DDR3_CS_n ピンに直接関係します 注記 : 1. 信号の詳細な説明は デバイスのデータシートを参照してください 2. このポートを接続する MHS 信号と MHS 外部ポートは 同じ名前にする必要があります 詳細は を参照してください 221 ページの 関連資料 にこのトピックへのリンクがあります 3. 差動 DQS がイネーブル (C_DDR3_DQSN_ENABLE = 1) の場合に必要です DS 年 10 月 19 日 japan.xilinx.com 22

23 MCB PIM I/O 信号 表 16 : DDR LPDDR DDR2 および DDR3 MCB PIM I/O 信号 (Spartan-6 FPGA のみ ) 信号名方向初期値説明 mcbx_dram_addr 出力なし行 / 列アドレス mcbx_dram_ba 出力なしバンクアドレス mcbx_dram_cas_n 出力 1 コマンド入力 mcbx_dram_cke 出力 0 1 : クロックをイネーブル mcbx_dram_clk 出力 0 メモリへのクロック mcbx_dram_clk_n 出力 1 メモリへの反転クロック mcbx_dram_ddr3_rst 出力 0 反転 DDR3 リセット アクティブ Low の信号で DDR3 コンポーネントに直接接続します mcbx_dram_dq 入力 / 出力なしデータ mcbx_dram_dqs 入力 / 出力なしデータストローブ mcbx_dram_dqs_n 入力 / 出力なし反転データストローブ mcbx_dram_ldm 出力なし下位データマスク mcbx_dram_odt 出力 0 オンチップ終端信号 mcbx_dram_ras_n 出力 1 コマンド入力 mcbx_dram_udqs 入力 / 出力なし上位データストローブ mcbx_dram_udqs_n 入力 / 出力なし上位反転データストローブ mcbx_dram_udm 出力なし上位データマスク mcbx_dram_we_n 出力 1 コマンド入力 rzq 入力 / 出力なし zio 入力 / 出力なし ソフトキャリブレーションロジック (C_MEM_CALIBRATION_SOFT_IP = TRUE) で入力インピーダンスを外部抵抗に一致させるために使用されます ソフトキャリブレーションロジック (C_MEM_CALIBRATION_SOFT_IP = TRUE) で入力インピーダンスを外部抵抗に一致させるために使用されます DS 年 10 月 19 日 japan.xilinx.com 23

24 PIM I/O 信号 XCL PIM I/O 信号 表 17 : XCL PIM I/O 信号 信号名 (1) 方向初期値説明 FSL<Port_Num>_M_Clk 入力なしクロック FSL<Port_Num>_M_Write 入力なしデータが出力 FSL に書き込まれていることを示すライトイネーブル信号 FSL<Port_Num>_M_Data 入力なし出力 FSL に書き込まれるデータ値 FSL<Port_Num>_M_Control 入力なし出力 FSL 信号に書き込まれる制御ビット値 FSL<Port_Num>_M_Full 出力 0 出力 FIFO がフルであることを示すフルビット FSL<Port_Num>_S_Clk 入力なしクロック FSL<Port_Num>_S_Read 入力なしデータが入力 FSL から読み出されていることを示す読み出し ACK 信号 FSL<Port_Num>_S_Data 出力なし入力 FSL の一番上で現在読み出し可能なデータ値 FSL<Port_Num>_S_Control 出力 0 入力 FSL の一番上で現在読み出し可能な制御ビット値 FSL<Port_Num>_S_Exists 出力 0 入力 FSL にデータが存在することを示すフラグ 注記 : 1. C_XCL<Port_Num>_B がイネーブルの場合 B ポートは同じ信号名の <Port_Num> の後に _B が追加された名前になります PLB v4.6 SDMA_CTRL および MPMC_CTRL PIM I/O 信号 MPMC には PLB PIM SDMA 制御レジスタ (SDMA_CTRL) および MPMC 制御レジスタ (MPMC_CTRL) インターフェイス用にスレーブ PLB ポートが含まれています これらの各 PLB インターフェイスには ポートバス名に異なる接頭辞が付いた同じ信号セットがあります <Bus_Name> の接頭辞は 次のとおりです SDMA 制御レジスタ (SDMA_CTRL) のポート 0 ~ 7 : SDMA_CTRL<Port_Num>_ SDMA_CTRL は C_PIM<Port_Num>_BASETYPE = 3 の場合にのみ有効です MPMC 制御レジスタ (MPMC_CTRL) : MPMC_CTRL PM ECC デバッグレジスタ またはスタティック PHY がイネーブルの場合にのみ有効です MPMC スレーブ PLB v4.6 PIM : SPLB<Port_Num> SPLB<Port_Num> は C_PIM<Port_Num>_BASETYPE = 2 の場合にのみ有効です 表 18 に SDMA_CTRL, MPMC_CTRL および PLB v4.6 PIM (SPLB) で使用可能な信号を示します <Bus_Name> を適切なバス接頭辞で置き換えてください 表 18 : SDMA_CTRL MPMC_CTRL および PLB v4.6 (SPLB) PIM I/O 信号 信号名方向初期値説明 <Bus_Name>_Clk 入力なしバスクロック <Bus_Name>_Rst 入力なし PLB リセット ( アクティブ High) <Bus_Name>_PLB_ABus 入力なし PLB アドレスバス <Bus_Name>_PLB_PAValid 入力なし PLB プライマリアドレス有効 <Bus_Name>_PLB_SAValid 入力なし PLB セカンダリアドレス有効 <Bus_Name>_PLB_masterID 入力なし PLB の現在のマスターインジケーター <Bus_Name>_PLB_RNW 入力なし PLB 読み出し ( 書き込みなし ) <Bus_Name>_PLB_BE 入力なし PLB バイトイネーブル <Bus_Name>_PLB_UABus 入力なし要求された転送の PLB サイズ <Bus_Name>_PLB_rdPrim 入力なし PLB セカンダリからプライマリへの読み出し要求インジケーター DS 年 10 月 19 日 japan.xilinx.com 24

25 表 18 : SDMA_CTRL MPMC_CTRL および PLB v4.6 (SPLB) PIM I/O 信号 ( 続き ) 信号名方向初期値説明 <Bus_Name>_PLB_wrPrim 入力なし <Bus_Name>_PLB_abort 入力なし PLB 中断バス要求 <Bus_Name>_PLB_busLock 入力なし PLB バスロック PLB セカンダリからプライマリへの書き込み要求インジケーター <Bus_Name>_PLB_MSize 入力なし PLB データバス幅インジケーター <Bus_Name>_PLB_size 入力なし要求された転送の PLB サイズ <Bus_Name>_PLB_type 入力なし PLB 転送タイプ <Bus_Name>_PLB_lockErr 入力なし PLB ロックエラーインジケーター <Bus_Name>_PLB_wrPendReq 入力なし PLB 保留書き込みバス要求インジケーター <Bus_Name>_PLB_wrPendPri 入力なし PLB 保留書き込み要求の優先順位 <Bus_Name>_PLB_rdPendReq 入力なし PLB 読み出しバス要求インジケーター <Bus_Name>_PLB_rdPendPri 入力なし PLB 読み出しバス要求の優先順位 <Bus_Name>_PLB_reqPri 入力なし PLB 現在の要求の優先順位 <Bus_Name>_PLB_TAttribute 入力なし PLB 転送属性バス <Bus_Name>_PLB_rdBurst 入力なし PLB 読み出しバースト転送インジケーター <Bus_Name>_PLB_wrBurst 入力なし PLB バースト書き込み転送インジケーター <Bus_Name>_PLB_wrDBus 入力なし PLB 書き込みデータバス <Bus_Name>_Sl_addrAck 出力 0 スレーブアドレス ACK 信号 <Bus_Name>_Sl_SSize 出力 0 スレーブのデータバスサイズ <Bus_Name>_Sl_wait 出力 0 スレーブの待機インジケーター <Bus_Name>_Sl_rearbitrate 出力 0 スレーブの再アービトレーションインジケーター <Bus_Name>_Sl_wrDAck 出力 0 スレーブの書き込みデータ ACK 信号 <Bus_Name>_Sl_wrComp 出力 0 スレーブの書き込み転送完了インジケーター <Bus_Name>_Sl_wrBTerm 出力 0 スレーブの書き込みバースト転送終了 <Bus_Name>_Sl_rdDBus 出力 0 スレーブの読み出しデータバス <Bus_Name>_Sl_rdWdAddr 出力 0 スレーブの読み出しワードアドレス <Bus_Name>_Sl_rdDAck 出力 0 スレーブの読み出しデータ ACK 信号 <Bus_Name>_Sl_rdComp 出力 0 スレーブの読み出し転送完了インジケーター <Bus_Name>_Sl_rdBTerm 出力 0 スレーブの読み出しバースト転送終了 <Bus_Name>_Sl_MBusy 出力 0 スレーブのビジーインジケーター <Bus_Name>_Sl_MRdErr 出力 0 スレーブの読み出しエラーインジケーター <Bus_Name>_Sl_MWrErr 出力 0 スレーブの書き込みエラーインジケーター <Bus_Name>_Sl_MIRQ 出力 0 スレーブの割り込みインジケーター SDMA LocalLink I/O 信号 表 19 : SDMA LocalLink インターフェイス信号 信号名 方向 初期値 説明 LocalLink システムインターフェイス SDMA<Port_Num>_Clk 入力 なし LLink_Clk 送信 LocalLink インターフェイス SDMA<Port_Num>_TX_D(0:31) 出力 0 送信 LocalLink データバス DS 年 10 月 19 日 japan.xilinx.com 25

26 表 19 : SDMA LocalLink インターフェイス信号 ( 続き ) 信号名 方向 初期値 説明 SDMA<Port_Num>_TX_Rem(0:3) 出力 1 送信 LocalLink リメインダーバス SDMA<Port_Num>_TX_SOF 出力 1 送信 LocalLink フレームの開始 SDMA<Port_Num>_TX_EOF 出力 1 送信 LocalLink フレームの終了 SDMA<Port_Num>_TX_SOP 出力 1 送信 LocalLink ペイロードの開始 SDMA<Port_Num>_TX_EOP 出力 1 送信 LocalLink ペイロードの終了 SDMA<Port_Num>_TX_Src_Rdy 出力 1 送信 LocalLink ソースの READY 信号 SDMA<Port_Num>_TX_Dst_Rdy 入力 なし 送信 LocalLink デスティネーションの READY 信号 受信 LocalLink インターフェイス SDMA<Port_Num>_RX_D(0:31) 入力 なし 受信 LocalLink データバス SDMA<Port_Num>_RX_Rem(0:3) 入力 なし 受信 LocalLink リメインダーバス SDMA<Port_Num>_RX_SOF 入力 なし 受信 LocalLink フレームの開始 SDMA<Port_Num>_RX_EOF 入力 なし 受信 LocalLink フレームの終了 SDMA<Port_Num>_RX_SOP 入力 なし 受信 LocalLink ペイロードの開始 SDMA<Port_Num>_RX_EOP 入力 なし 受信 LocalLink ペイロードの終了 SDMA<Port_Num>_RX_Src_Rdy 入力 なし 受信 LocalLink ソースの READY 信号 SDMA<Port_Num>_RX_Dst_Rdy 出力 1 受信 LocalLink デスティネーションの READY 信号 SDMA システムインターフェイス SDMA<Port_Num>_Rx_IntOut 出力 0 受信割り込み出力 SDMA<Port_Num>_Tx_IntOut 出力 0 送信割り込み出力 SDMA<Port_Num>_RstOut 出力 0 ソフトリセットの ACK 信号 DS 年 10 月 19 日 japan.xilinx.com 26

27 NPI PIM I/O 信号 NPI PIM は MPMC メモリクロック (PORT MPMC_Clk0) に対して 1:1 クロック比でのみ動作するので このインターフェイスへのクロック入力はありません 表 20 に NPI PIM I/O 信号を示します 表 20 : NPI PIM I/O 信号 アドレス段階の入力ポート 信号名方向初期値説明 特定の要求の開始アドレスを示します PIM<Port_Num>_Addr 入力なし PIM<Port_Num>_AddrReq が有効な場合にのみ有効です PIM<Port_Num>_Size バースト長に揃っている必要があります アドレスアライメント要件については 59 ページの アドレスパス を参照してください PIM<Port_Num>_AddrReq 入力なし NPI で MPMC がアドレス要求をアービトレーションする準備ができたことを示すアクティブ High 信号です この要求は停止できません PIM<Port_Num>_AddrAck がアサートされるまでアサートする必要があります 追加の制限は 174 ページの NPI デザインの制限と推奨事項 を参照してください 要求が読み出しであるか書き込みであるかを示します PIM<Port_Num>_RNW 入力 なし PIM<Port_Num>_Size 入力 なし PIM<Port_Num>_RdModWr 入力 なし その他の出力 PIM<Port_Num>_InitDone 出力 0 アドレス段階の出力ポート PIM<Port_Num>_AddrAck 出力 0 0 = 書き込み要求 1 = 読み出し要求 PIM<Port_Num>_AddrReq が有効な場合にのみ有効です 要求の転送タイプを示します 0x0 : ワード転送 (32 ビット NPI のみ ) 0x0 : ダブルワード転送 (64 ビット NPI のみ ) 0x1 : 4 ワードキャッシュライン転送 0x2 : 8 ワードキャッシュライン転送 0x3 : 16 ワードバースト転送 0x4 : 32 ワードバースト転送 0x5 : 64 ワードバースト転送 ( 一部のコンフィギュレーションでのみ使用可能 使用可能なコンフィギュレーションは 176 ページの 64 ワードバースト転送の制限 を参照してください PIM<Port_Num>_AddrReq が有効な場合にのみ有効です 要求が書き込みである場合に MPMC で読み出し / 変更 / 書き込みを実行するべきであることを示すアクティブ High の信号です PIM<Port_Num>_AddrReq が有効な場合にのみ有効です C_INCLUDE_ECC_SUPPORT が 1 に設定されている場合のみ有効です 次のいずれかの場合 このポートを 1 に設定する必要があります PIM<Port_Num>_Size * 32 ( ビット / ワード ) で指定された合計転送サイズが C_MEM_DATA_WIDTH * 4 ( ビート / バースト ) より小さく 定数メモリバースト長 4 を満たす場合 MPMC ECC でデータマスク (DM) 信号が使用されず 転送の PIM<Port_Num>_WrFIFO_BE ビットが 1 になるとは限らない場合 1 の場合 初期化が完了し FIFO が使用可能であることを示します PIM<Port_Num>_InitDone が 1 になるまで PIM<Port_Num>_WrFIFO_Push または PIM<Port_Num>_RdFIFO_Pop をアサートしないでください MPMC がアドレス要求のアービトレーションを開始したことを示すアクティブ High の信号です MPMC_Clk0 の 1 サイクル間 High になります NPI で新しい転送が要求されていない場合 PIM<Port_Num>_AddrReq を MPMC_Clk0 の次のサイクルでアサートする必要があります DS 年 10 月 19 日 japan.xilinx.com 27

28 表 20 : NPI PIM I/O 信号 ( 続き ) 書き込み段階の入力ポート 信号名方向初期値説明 PIM<Port_Num>_WrFIFO_Data 入力なし MPMC 書き込み FIFO に書き込まれるデータです PIM<Port_Num>_WrFIFO_Push が有効な場合にのみ有効です データはリトルエンディアンです (87 ページの図 7 を参照 ) PIM<Port_Num>_WrFIFO_BE 入力なし PIM<Port_Num>_WrFIFO_Push 入力なし PIM<Port_Num>_WrFIFO_Data のどのバイトを書き込むかを示します PIM<Port_Num>_WrFIFO_Push が有効な場合にのみ有効です PIM<Port_Num>_WrFIFO_Data を書き込み FIFO に書き込むことを示すアクティブ High の信号です MPMC_Clk0 の 1 サイクル間 High にする必要があります PIM<Port_Num>_InitDone が 0 の場合はアサートできません PIM<Port_Num>_WrFIFO_AlmostFull がアサートされている場合はアサートできません PIM<Port_Num>_WrFIFO_Flush 入力なし予約済み 0 で駆動します MPMC が特殊な方法でコンフィギュレーションされている場合を除き アドレス段階の前 中 後にアサートできます 詳細は 174 ページの NPI デザインの制限と推奨事項 を参照してください 書き込み段階の出力ポート PIM<Port_Num>_WrFIFO_Empty 出力 1 PIM<Port_Num>_WrFIFO_AlmostFull 出力 0 読み出し段階の入力ポート PIM<Port_Num>_RdFIFO_Pop 入力 なし PIM<Port_Num>_RdFIFO_Flush 入力 なし 書き込み FIFO に含まれるデータビット数が C_MEM_DATA_WIDTH より少ないことを示すアクティブ High の信号です PIM<Port_Num>_WrFIFO_Push の次のサイクルでアサートできないことを示すアクティブ High の信号です SRL FIFO を使用している場合にのみアサートされます ブロック RAM FIFO を使用している場合 PIM で FIFO に 1024 バイトを超えるデータを書き込むことはできません 読み出し FIFO で PIM<Port_Num>_RdFIFO_Data の次の値をフェッチすることを示すアクティブ High の信号です MPMC_Clk0 の 1 サイクル間 High にする必要があります PIM<Port_Num>_InitDone が 0 の場合はアサートできません PIM<Port_Num>_RdFIFO_Empty がアサートされている場合はアサートできません PIM<Port_Num>_RdFIFO_Data がいつ有効であるかは PIM<Port_Num>_RdFIFO_RdFIFO_Latency の情報を参照してください 読み出し FIFO フラグをリセットする必要があることを示すアクティブ High の信号です PIM<Port_Num>_Size が 0x3 0x4 または 0x5 のコマンドを発行する場合にのみ使用します MPMC_Clk0 の 1 サイクル間 High にする必要があります 注意 : RdFIFO_Empty が 0 で未処理の確認済みアドレス要求がない場合以外は RdFIFO_Flush をアサートすることはできません 複数の読み出しアドレス要求が確認されたときにこの信号がアサートされ アドレス段階に関連するデータ段階が完了していない場合 MPMC は 2 番目のアドレス段階からの読み出しデータを FIFO に書き込み中になります このときに FIFO フラグがリセットされると FIFO アドレスカウンターの値が予測されないものになり MPMC が不安定な状態になります この場合 メモリエラーが発生するか PIM がデッドロック状態になる危険性があります DS 年 10 月 19 日 japan.xilinx.com 28

29 表 20 : NPI PIM I/O 信号 ( 続き ) 読み出し段階の出力ポート PPC440MC PIM I/O 信号 信号名方向初期値説明 PIM<Port_Num>_RdFIFO_Data 出力 0 PIM<Port_Num>_RdFIFO_RdWdAddr 出力 0 PIM<Port_Num>_RdFIFO_Empty 出力 1 PIM<Port_Num>_RdFIFO_Latency 出力 表 21 に PPC440MC PIM I/O 信号を示します 表 21 : PPC440MC PIM I/O 信号 MPMC 読み出し FIFO から読み出されるデータです PIM<Port_Num>_RdFIFO_Latency で指定されるように PIM<Port_Num>_RdFIFO_Push がアサートされてから特定のサイクル間 または PIM<Port_Num>_RdFIFO_Empty がディアサートの場合にのみ有効です データはリトルエンディアンです (87 ページの図 7 を参照 ) PIM<Port_Num>_RdFIFO_Data に対応するものへのキャッシュライン転送のワードを示します PIM<Port_Num>_RdFIFO_Push がアサートされてから PIM<Port_Num>_RdFIFO_Latency で指定した一定のサイクル数間のみ有効です 32 ビット NPI では 1 でカウントし 64 ビット NPI では 2 でカウントします このアクティブ High の信号がディアサート (0) の場合 読み出し FIFO に十分なデータがあることを示し PIM<Port_Num>_RdFIFO_Pop がアサートされます PIM<Port_Num>_RdFIFO_Pop がアサートされてから または PIM<Port_Num>_RdFIFO_Empty がディアサートされてから PIM<Port_Num>_RdFIFO_Data および PIM<Port_Num>_RdFIFO_RdWdAddr が有効になるまでのサイクル数を示します 0 : PIM<Port_Num>_RdFIFO_Data および PIM<Port_Num>_RdFIFO_RdWdAddr は PIM<Port_Num>_RdFIFO_Pop がアサートされるのと同じサイクルで有効になります 1 : PIM<Port_Num>_RdFIFO_Data および PIM<Port_Num>_RdFIFO_RdWdAddr は PIM<Port_Num>_RdFIFO_Pop がアサートされた次のサイクルで有効になります 2 : PIM<Port_Num>_RdFIFO_Data および PIM<Port_Num>_RdFIFO_RdWdAddr は PIM<Port_Num>_RdFIFO_Pop がアサートされたサイクルの 2 サイクル後に有効になります これは 特定の MPMC コンフィギュレーションでは定数値です 1 つのプロセッサコアから別のプロセッサコアにパラメーターを渡すことはできないので この値はポートで供給されるスタティック信号です 信号名方向初期値説明 PPC440MC<Port_Num>_MIMCReadNotWrite 入力なし PPC440MC の読み出し ( 書き込みなし ) 信号 PPC440MC<Port_Num>_MIMCAddress[0:35] (1) 入力なし PPC440MC アドレスバス PPC440MC<Port_Num>_MIMCAddressValid 入力なし PPC440MC アドレス有効インジケーター PPC440MC<Port_Num>_MIMCWriteData[0:127] 入力なし PPC440MC 書き込みデータバス PPC440MC<Port_Num>_MIMCWriteDataValid 入力なし PPC440MC 書き込みデータ有効インジケーター PPC440MC<Port_Num>_MIMCByteEnable[0:15] 入力なし PPC440MC バイトイネーブル PPC440MC<Port_Num>_MCMIReadData[0:127] 出力 0 PIM 読み出しデータバス PPC440MC<Port_Num>_MCMIReadDataValid 出力 0 PIM 読み出しデータ有効 PPC440MC<Port_Num>MCMIAddrReadytoAccept 出力 0 PIM でアドレスインジケーターを受信可能 注記 : 1. MPMC では 32 ビット [4:35] のアドレスのみがサポートされます DS 年 10 月 19 日 japan.xilinx.com 29

30 VFBC PIM I/O 信号 表 22 に VFBC PIM I/O 信号を示します 表 22 : VFBC PIM I/O 信号 VFBC コマンドインターフェイス ポート名方向初期値説明 VFBC<Port_Num>_Cmd_Clk 入力なし VFBC<Port_Num>_Cmd_Idle 出力 1 VFBC<Port_Num>_Cmd_Reset (1),(2) VFBC<Port_Num>_Cmd_Data[31:0] 入力なし VFBC<Port_Num>_Cmd_Write 入力なし VFBC<Port_Num>_Cmd_End 入力なし コマンドクロック MPMC_Clk0 からの非同期クロックを使用できます VFBC アイドル VFBC が転送を処理中は Low になります VFBC コマンドキューに転送がない場合は High になります 入力なしコマンドリセット ( アクティブ High) コマンドデータ ( コマンドパケットデータ構造は 161 ページの 必要な PPC440 ブロック MI_CONTROL/C_PPC440MC_CONTROL レジスタの設定 を参照 ) コマンド書き込み この信号が High のとき コマンドワードがコマンド FIFO が書き込まれます コマンド終了 High の場合 現在書き込まれているコマンドワードが最後のコマンドワードであることを示します 2D 以外の転送でコマンドを早めに終了する場合に使用します コマンドワード 1 が 終了信号を供給する唯一の有効なコマンドワードです 通常は Low に固定します VFBC<Port_Num>_Cmd_Full 出力 1 コマンド FIFO フル コマンド FIFO がフルのときに High になります VFBC<Port_Num>_Cmd_Almost_Full 出力 1 VFBC 書き込みデータインターフェイス VFBC<Port_Num>_Wd_Clk 入力なし VFBC<Port_Num>_Wd_Reset (1),(2) VFBC<Port_Num>_Wd_Flush (1),(2) 入力 入力 なし なし コマンド FIFO ほぼフル コマンド FIFO がほぼフルのときに High になります CMD0_AFULL_CNT パラメーターで制御します 書き込みデータ FIFO クロック MPMC_Clk0 からの非同期クロックを使用できます 書き込みデータ FIFO リセット ( アクティブ High) アサートされた場合 次が実行されます 書き込みデータ FIFO が消去されます コマンド FIFO からの現在の書き込みコマンドがクリアされます 書き込みデータ FIFO をリセットすると 内部読み出し / 書き込み FIFO のポインターが 0 に戻ります 現在のコマンドは 完了していない場合でもコマンド FIFO から削除されます 書き込みデータ FIFO の消去 ( アクティブ High) このコマンドがアサートされると 内部読み出し / 書き込み FIFO のポインターが 0 に戻ります FIFO リセットとは異なり 現在の書き込みコマンドはコマンド FIFO でアクティブのままになります VFBC<Port_Num>_Wd_Write 入力なし書き込みデータ FIFO の書き込み ( アクティブ High) VFBC<Port_Num>_Wd_Data [C_VFBC<Port_Num>_RDWD_DATA_WIDTH-1:0] 入力なし VFBC<Port_Num>_Wd_DataByteEn [C_VFBC<Port_Num>_WRDWD_DATA_WIDTH/8-1:0] 入力 なし 書き込みデータ FIFO のデータ VFBC<Port_Num>_Wd_Write が High のときに有効である必要があります 書き込みデータ FIFO のバイトイネーブル用に予約済み この入力は現在使用されていませんが 今後の VFBC PIM バージョンとの互換性のために含まれています DS 年 10 月 19 日 japan.xilinx.com 30

31 表 22 : VFBC PIM I/O 信号 ( 続き ) ポート名方向初期値説明 バースト終了 VFBC<Port_Num>_Wd_End_Burst 入力なし 転送がバーストサイズの倍数でない場合にのみ使用されます 転送が 32 ワードの境界以外で終了する場合 最後のワードの転送中にこの信号を High にする必要があります VFBC<Port_Num>_Wd_Full 出力 1 VFBC<Port_Num>_Wd_Almost_Full 出力 1 VFBC 読み出しデータインターフェイス VFBC<Port_Num>_Rd_Clk 入力なし VFBC<Port_Num>_Rd_Reset (1),(2) 入力 なし 転送がワードの境界に揃えられている転送では この信号は Low に固定します 書き込みデータ FIFO フル 書き込みデータ FIFO がフルのときに High になります FIFO のワード数は C_VFBC<Port_Num>_RDWD_FIFO_DEPTH パラメーターで設定します 書き込みデータ FIFO ほぼフル 書き込みデータ FIFO がほぼフルのときに High になります C_VFBC<Port_Num>_RD_AEMPTY_WD_AFULL_C OUNT パラメーターで制御します 読み出しデータ FIFO クロック MPMC_Clk0 クロックからの非同期クロックを使用できます 書き込みデータ FIFO リセット ( アクティブ High) アサートされた場合 次が実行されます 読み出しデータ FIFO が消去されます コマンド FIFO からの現在の読み出しコマンドがクリアされます 読み出しデータ FIFO をリセットすると 内部読み出し / 書き込み FIFO のポインターが 0 に戻ります 現在のコマンドは 完了していない場合でもコマンド FIFO から削除されます VFBC<Port_Num>_Rd_Flush (1),(3) 入力 なし 読み出しデータ FIFO の消去 ( アクティブ High) このコマンドがアサートされると 内部読み出し / 書き込み FIFO のポインターが 0 に戻ります FIFO リセットとは異なり 現在の読み出しコマンドはコマンド FIFO でアクティブのままになります VFBC<Port_Num>_Rd_Read 入力 なし 読み出しデータ FIFO の読み出し ( アクティブ High) VFBC<Port_Num>_Rd_End_Burst 入力なし VFBC<Port_Num>_Rd_Data [C_VFBC<Port_Num>_RDWD_DATA_WIDTH-1:0] 出力なし バースト終了 転送がバーストサイズの倍数でない場合にのみ使用されます 転送が 32 ワードの境界以外で終了する場合 最後のワードの転送中にこの信号を High にする必要があります 通常は Low に固定します 読み出しデータ FIFO のデータ VFBC<Port_Num>_Rd_Read が High になってから 1 クロックサイクル後に有効になります VFBC<Port_Num>_Rd_Empty 出力 1 読み出しデータ FIFO 空 読み出しデータ FIFO が空のときに High になります VFBC<Port_Num>_Rd_Almost_Empty 出力 1 読み出しデータ FIFO ほぼ空 読み出しデータ FIFO がほぼ空のときに High になります C_VFBC<Port_Num>_RD_AEMPTY_WD_AFULL_C OUNT パラメーターで制御します 注記 : 1. VFBC のリセット入力および消去入力は 少なくとも MPMC_Clk0 の 2 サイクル間 High にする必要があります これらの入力は MPMC_Clk0 とは異なるクロックドメインで制御できるので リセットまたは消去をアサートするクロックサイクル数およびリセットまたは消去の後待機するクロックサイクル数を決定する際は リセット / 消去クロックドメインの相対周波数を考慮する必要があります リセット入力または消去入力を High に保持するクロックサイクル数は 2*(VFBC_Clk_Freq/MPMC_Clk0_Freq) という式で求めます 2. リセット後 MPMC_Clk の 6 サイクル間は VFBC インターフェイスにアクセスしないでください 3. 消去後 MPMC_Clk の 6 サイクル間は VFBC インターフェイスにアクセスしないでください DS 年 10 月 19 日 japan.xilinx.com 31