2. VDEC 2.1 VDEC EDA EDA タイミング解析エラー出力タイミング解析 VDEC EDA 1 VDEC EDA 2.2 VDEC VDEC um 1. RTL 0.18um 1. サブモジュール RTL 記述 Verilog 等で記述 0.18um mm

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ゆうりゅうらぶり
5 years ago
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1 VDEC ( 2 ) ( 3 ) VDEC 3 ( 1 ) 32bit RISC ( 2 ) ( 3 ) Development of Low-Cost Verification Scheme for VDEC-assisted Prototype Chip and its Application Yuhta Wakasugi, 1 Shimpei Sato, 1 Koh Uehara, 1 Naoki Fujieda, 1 Shimpei Watanabe, 1 Shinya Takamaeda, 1 Yousuke Mori 1 and Kenji Kise 1 In computer architecture study, it is very important to implement an idea and prototype a chip. This helps us to demonstrate the practicality of our study. But prototyping chip needs much cost and time. In this paper, we describe our verification scheme for VDEC-assisted prototype chip. This scheme enables us to prototype and verify a chip efficiently. We introduce some case studies which use this scheme. 1. 1) 3) EDA 3 ( 1 ) FPGA 0.18um 2.5mm (2) (3) Graduate School of Information Science and Engineering, Tokyo Institute of Technology c 2009 Information Processing Society of Japan

2 2. VDEC 2.1 VDEC EDA EDA タイミング解析エラー出力タイミング解析 VDEC EDA 1 VDEC EDA 2.2 VDEC VDEC um 1. RTL 0.18um 1. サブモジュール RTL 記述 Verilog 等で記述 0.18um mm 10mm 5 (nsec) SRAM Verilog RTL 3. (nsec) (µm 2 ) ( ) ) CAM RAM シミュレーション 2. 論理合成タイミング (nsec) 3. 配置配線タイミング制約 (nsec) 面積制約 (um 2 ) ピン配置 (L,R,T,B) セル形状 (x:y) タイミング解析 4. DRC,LVS モジュール完成 1, 2 へ 1. トップモジュール RTL 記述 Verilog 等で記述シミュレーション 2. 論理合成タイミング制約 (nsec) (1) サブモジュール設計フロー (2) トップモジュール設計フロー 3. 配置配線タイミング制約 (nsec) 面積制約 (um 2 ) I/O ピン配置 (PAD No.) サブモジュール配置 ( 座標 ) タイミング解析 4. DRC,LVS エラー出力チップデータ完成 1, 2, サブモジュール設計へ Verilog-HDL VHDL RTL 2 c 2009 Information Processing Society of Japan

3 1 Verilog Verilog-XL s Design Compiler A SP3 Astro Z SP7 DRC LVS Calibre v ( ) 電源回路 VDEC High Effort Chip RTL SW, LED, PAD DRC LVS 0.18um 1 EDA 1 VDEC OS 2 x86-64 CentOS VDEC I/O 3.2 VDEC I/O VDEC 2 4) FPGA VDEC I/O FPGA I/O FPGA I/O 回路 LCD, RS232C 2 I/O FPGA Board 制御,I/O 評価用ボード VDEC 10MHz 3 c 2009 Information Processing Society of Japan

情報処理学会研究報告 VDEC チップデバッグ用出力ピンチップをボードに実装する方法としてボードにソケットを実装する方法と基板表面にチップを直接実装する方法がある前者はソケットが高価であるが多くのチップを検証し FPGAボードたい場合には適している後者の表面実装は低コストであるがチップを基板に実装する手間がかかる我々はチップのパッケージには 160 ピン程度の

4 情報処理学会研究報告 VDEC チップデバッグ用出力ピンチップをボードに実装する方法としてボードにソケットを実装する方法と基板表面にチップを直接実装する方法がある前者はソケットが高価であるが多くのチップを検証し FPGAボードたい場合には適している後者の表面実装は低コストであるがチップを基板に実装する手間がかかる我々はチップのパッケージには 160 ピン程度の QFP(Quad Flat Package) LED出力を利用することが多くそれほど実装の手間を必要としないため表面実装を採用している FPGA ボード評価用ボードにはコネクタのみを実装し市販の FPGA ボードを接続する FPGA ボード VDECチップの選定には注意が必要である FPGA ボードは VDEC のチップと接続するためそれぞれの I/O 電圧が一致することが望ましい例えばロームの 0.18um でチップを試作した場合 I/O 電圧は 3.3V である電源回路デバッグ用出力ピンチップと FPGA ボードの接続チップの I/O ピンはクロックやリセット信号も含め必要なものを FPGA に接続する LCD出力接続の際にはクロックは最短距離で優先的に引くとよいまたリセットのように敏感な信号は高速で ON/OFF しノイズ源となる信号?1 と並走して配線すべきではない数 PS/2入力 DC5V入力図 3 我々が開発した VDEC チップ評価用ボードの一例 10MHz 程度での低い周波数の動作を目標とする場合でもこれらに注意する必要があるまたチップの入出力ピンは FPGA ボードとの接続に加えて評価ボード上に汎用のピれの電圧に降圧して利用しているまたチップの電源ピン付近にノイズ除去用のコンデンンヘッダ等により引き出しておくとデバッグの際に便利であるデバッグにはロジックアナサをいくつか実装している 3.3 評価用ボードの開発例ライザが利用できる I/O 回路図 3 に我々が開発した VDEC チップ評価用ボードを示す 12cm 16cm のコンパクチップ毎にボードを設計する場合 I/O 回路は必要なものを個別に選定できる我々はトな 2 層両面基板に前節で示したコンポーネントが実装されている本ボードは我々が初期段階の検証には LED を大量のデータの入出力を確認する場合にはインテグラル電子試作した 32bitRISC プロセッサ用に開発したものであるこのチップの詳細は次章で示すのコマンドインタプリタ液晶 ITC H を用いている後者はシリアル通信の規格 FPGA ボードには Atmark Techno 社の SUZAKU-S(Spartan3E, 120 万ゲート) を利用しに則ってコマンドを転送することで液晶に文字を表示できるものであるコントローラがた I/O には PS/2 キーボード入力とコマンドインタプリタ液晶用 LCD 出力 LED 簡単に作成可能接続する信号線は 1 本のみと手軽であることからデバッグ用途に適してリセット入力用のプッシュスイッチを用意したまたロジックアナライザを用いたデバッいるグ用にチップの入出力は全て外部に引き出したボードの設計はフリーのプリント基板作成ツールである PCBE を利用しプリント基電源回路例えばロームの 0.18um プロセスで試作した場合にはコア電圧として 1.8V I/O 電圧板の製造は P 版.com を通じて株式会社インフローに依頼したこの程度の規模のボードならば基板の製造にかかるコストは 1 枚あたり 2 千円弱である?2 として 3.3V を供給する必要がある我々は定電圧レギュレータにより入力電圧をそれぞ?1 例えばクロック?2 20 枚製造した場合 4 c 2009 Information Processing Society of Japan

4. 1 32bitRISC WE CLK, RST 2 3 32bitRISC 4.1 M-Core 5) Data In Data Out MIPS32 (32bit) (32bit) 0.18um 4.2 32bitCPU 7 Address (14bit) 4 32bitRISC 2.4mm MIPS32 70 4.

5 bitRISC WE CLK, RST bitRISC 4.1 M-Core 5) Data In Data Out MIPS32 (32bit) (32bit) 0.18um bitCPU 7 Address (14bit) 4 32bitRISC 2.4mm MIPS Verilog-HDL Verilog-XL MIPS SimMips 6) bitCPU Verilog SimMips FPGA RAM 52KB 1 FPGA C C RTL DesignCompiler 1 / 0.30mm nsec 32bit Astro nsec 0.39mm nsec MHz 90MHz LED 5 c 2009 Information Processing Society of Japan

2 3 2 RTL 1 1 2 Memory DATA_IN 32 LCD_TXD LCD Controller 1 COMMAND DATA_OUT Controller 32 32bit LCD_OUT ADDR 3 CPU 14 0.18um 2.4mm 20 15 1 QFP160 30 20 4 40 1 5 VDEC 15 40 3 4.

6 2 3 2 RTL Memory DATA_IN 32 LCD_TXD LCD Controller 1 COMMAND DATA_OUT Controller 32 32bit LCD_OUT ADDR 3 CPU um 2.4mm QFP VDEC VDEC 5 PS/2 FPGA (PS/2 KB Controller) (LCD Controller) I/O I/O I/O Memory Contoroller FPGA FPGA RAM 52KB 6 VDEC sl C MIPS SmatCore 7) SmartCore C 6 UNIX sl um 5. 2 Command Interpreter LCD 5.1 RTL (N,E,S,W,Core) DesignCompiler 1 1 FPGA 2 SL 0.15mm 2 2.3nsec PS/2 Keyboard KEY_CLK 1 KEY_IN PS/2 KB Controller FPGA KEY_CODE PS/2_IN MainMemory LCD_OUT PS/2_IN 5.2 WE 1 Memory Mapped I/O 6 c 2009 Information Processing Society of Japan

65 10nsec Astro 1 2 1 0.25mm 2 8.4nsec 2.4mm 4 32bitCPU 7 (R0) (R1) 40 (R3) 6. 5.

7 Input of R0 {data, ctrl} CLK, RST Input of R1 {data, ctrl} FPGA ボード LED 出力 R0 R1 R2 R3 VDEC チップ 7 Output of R3 {data, ctrl} mm スイッチ入力 LCD 出力 nsec Astro mm 2 8.4nsec 2.4mm 4 32bitCPU 7 (R0) (R1) 40 (R3) bitCPU bitCPU 0.18um 3 I/O 2.5mm 3 40 LCD LED LED 5.4 RTL 7 c 2009 Information Processing Society of Japan

8 (CREST) VLSI RTL 1) Chengjie Zang, Shigeki Imai, and Shinji Kimura: Issue Mechanism for Embedded Simultaneous Multithreading Processor, The 20th Workshop on Circuits and Systems in Karuizawa (KARUIZAWA-2007), pp (2007). 2),,,,,,, : MuCCRA-1. (SACSIS2007), pp (2007). 3), Lei Zhao,,,,,,,,,,,,,,, : MIPS R3000, 2008-ARC-176, pp (2008). 4) : MU200-SX, 5),,,,,,,,, 2008-ARC-180, pp (2008). 6),, SimMips: Linux 5000 MIPS, (ComSys2008), pp (2008). 7) : SmartCore, 2008-ARC-180, pp (2008). 8 c 2009 Information Processing Society of Japan

Microsoft PowerPoint - MieruPC_BOF.pptx[読み取り専用]

Microsoft PowerPoint - MieruPC_BOF.pptx[読み取り専用] 1 SimMips/MieruPC ~ システムシミュレータから計算機システムへ ~ 藤枝直輝 ( 東京工業大学 ) 2010/08/05 SWoPP2010 BOF セッションシンプルハードウェアがもたらす計算機システム研究 / 教育の新展開発表者について 2 東京工業大学吉瀬研究室 D1 2008 年 4 月 ~ MieruPC プロジェクト : 中身がみえる計算機システムを構築する研究教育プロジェクト