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- やすはる みしま
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1 Lithography WG 活動報告 ITRS 2015 に見る リソグラフィ技術の最新動向 STRJ WS 2016 年 3 月 4 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 1
2 WG5( リソグラフィ WG) の活動体制 - JEITA 半導体部会 / 関連会社 - 上澤史且 ( ソニー )/ リーダー 小林幸子 ( 東芝 ) / サブリーダー 千々松達夫 ( ソシオネクスト ) 竹田裕史 ( ローム ) 山本次朗 ( 日立製作所 ) - コンソーシアム - 東司 (EIDEC) - SEAJ 他 - 奥村正彦 / 国際委員 (SEAJ: ニコン ) 高橋和弘 (SEAJ: キヤノン ) 中島英男 (SEAJ:TEL) 山口哲男 (SEAJ: ニューフレアテクノロジー ) 笠間邦彦 (SEAJ: ウシオ電機 ) 大久保靖 (HOYA) 林直也 ( 大日本印刷 ) 小西敏雄 ( 凸版印刷 ) 大森克実 ( 東京応化工業 ) 栗原啓志郎 ( アライアンスコア ) 遠藤政孝 ( 大阪大学 ) 計 17 名 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 2
3 微細化の目的の 1 つはチップコスト削減 256G Byte SD カードの価格推移例 13,970 (2015/5/25) 9,439 (2015/11/30) 半年で 32% も下落! 微細化 チップ面積縮小 理収増加 チップコスト削減 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 3
4 ITRS のロードマップ (Lithography) Year of Production DRAM DRAM minimum ½ pitch (nm) CD control (3 sigma) (nm) [B] Mininum contact/via after etch (nm) [H] Minimum contact/via pitch(nm)[h] Overlay (3 sigma) (nm) [A] Flash 2D Flash ½ pitch (nm) (un-contacted poly) Flash 3D Layer half-pitch targets (nm) D NAND minimum metal pitch(nm) CD control (3 sigma) (nm) [B] Overlay (3 sigma) (nm) [A] MPU / Logic MPU/ASIC Minimum Metal ½ pitch (nm) MPU/ASIC finfet fin minimum 1/2 pitch (nm) Lateral Gate All Around (LGAA) 1/2 pitch Vertical Gate All Around (VGAA) 1/2 pitch Contacted poly half pitch (nm) Physical Gate Length for HP Logic (nm) Vertical Gate All Around (VGAA) pitch (nm) Gate CD control (3 sigma) (nm) [B] Metal CD control (3 sigma) (nm) [B] Fin CD control (3 sigma) (nm) [B] FIN or LGAA LER [C] Gate LER [C] Metal LWR [C] Vertical GAA Diameter (nm) MPU/ASIC minimum contact hole or via pitch (nm) Contact/via CD after etch (nm) [H] Contact CD (nm) - finfet, LGAA Vertical Gate All Around (VGAA) diameter (nm) Overlay (3 sigma) (nm) [A} Chip size (mm 2 ) Maximum exposure field height (mm) [E] N10 N7 N5 N3.5 チップコストの削減を目的に微細化が着々と続けられている Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 4
5 微細化によるチップコストの削減効果 インテル社の発表資料より抜粋 微細化はチップコストの削減とデバイスの高性能化を可能にする Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 5
6 解像度 リソグラフィの解像度向上の歴史 解像度 NA=0.63 NA=0.55 NA=0.60 = NA=0.60 k 1 NA=0.68 NA=0.68 NA=0.78 λ NA NA=0.75 NA=0.82 NA=0.85 NA=0.86 NA=0.93 NA=1.20 NA=1.30 (k 1 ~0.4) NA=1.35 i-line KrF ArF ArF 液浸 EUV NA=0.25 (λ=365nm) (λ=248nm) (λ=193nm) (λ=13.5nm) NA= リソグラフィの高解像度化は 光源波長 (λ) の短波長化と投影レンズの高 NA 化により達成されてきており 次世代リソの最有力候補が EUV Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 6
7 EUV リソグラフィの課題 光源 レジスト 無欠陥マスク ペリクル 光源 レジスト 無欠陥マスク ペリクルが EUV リソの 4 大課題 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 7
8 EUV 光源出力の現状 ASML 社の発表資料より抜粋 量産には 250W が必要と言われているが現状は 100W 程度の出力 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 8
9 EUV マスクの課題 EUV マスク EUV 用ペリクル 特徴 数 nm の Mo 層と Si 層を交互に約 50 層積層した多層膜ミラー構造 デバイスパターンは Ta 等の EUV を吸収する材料で描かれている 多層膜の成膜過程で異物が混入した欠陥は位相欠陥と呼ばれ 修正が極めて困難 課題 透過率目標 90% に対して現状は 85% (50nm 厚の poly-si で作製 ) 仮に 90% 達成できても 往復では 81% に光量が減衰してしまう 露光中の蓄熱により温度が 1000 以上に上昇してしまうとの報告あり Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 9
10 ここまでのまとめ ~EUV リソの現状 ~ 微細化の手段としてはリソグラフィ光源の短波長化であり高解像度化を実現するための王道路線と言える EUVリソの最大の課題は光源出力の不足で 目標 250Wに対し 現状はまだ100W 程度の出力しか得られていない EUVマスクやペリクルにも多くの困難な課題あり EUV による 20nm ピッチ L/S の形成例 (inpria 社の発表資料より抜粋 ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 10
![ITRS のロードマップ (Lithography) Year of Production 2015 2017 2019 2021 2024 2027 DRAM DRAM minimum ½ pitch (nm) 24 22 18.0 15.0 12.0 9.2 CD control (3 sigma) (nm) [B] 2.4 2.2 1.8 1.5 1.2 0.](/docs-images/83/87617793/images/11-5.jpg "9 Mininum contact/via after etch (nm) [H] 24 22 18 15 12.0 9.2 Minimum contact/via pitch(nm)[h] 72 66 54 45 36 28 Overlay (3 sigma) (nm) [A] 4.8 4.4 3.6 3.0 2.4 1.")
11 ITRS のロードマップ (Lithography) Year of Production DRAM DRAM minimum ½ pitch (nm) CD control (3 sigma) (nm) [B] Mininum contact/via after etch (nm) [H] Minimum contact/via pitch(nm)[h] Overlay (3 sigma) (nm) [A] Flash 2D Flash ½ pitch (nm) (un-contacted poly) Flash 3D Layer half-pitch targets (nm) D NAND minimum metal pitch(nm) CD control (3 sigma) (nm) [B] Overlay (3 sigma) (nm) [A] MPU / Logic MPU/ASIC Minimum Metal ½ pitch (nm) MPU/ASIC finfet fin minimum 1/2 pitch (nm) Lateral Gate All Around (LGAA) 1/2 pitch Vertical Gate All Around (VGAA) 1/2 pitch Contacted poly half pitch (nm) Physical Gate Length for HP Logic (nm) Vertical Gate All Around (VGAA) pitch (nm) Gate CD control (3 sigma) (nm) [B] Metal CD control (3 sigma) (nm) [B] Fin CD control (3 sigma) (nm) [B] FIN or LGAA LER [C] Gate LER [C] Metal LWR [C] Vertical GAA Diameter (nm) MPU/ASIC minimum contact hole or via pitch (nm) Contact/via CD after etch (nm) [H] Contact CD (nm) - finfet, LGAA Vertical Gate All Around (VGAA) diameter (nm) Overlay (3 sigma) (nm) [A} Chip size (mm 2 ) Maximum exposure field height (mm) [E] N10 N7 N5 N3.5 EUV が導入されるのは早くても 7nm ノードからとなる見込み Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 11
12 EUV を用いずに微細化を実現する手段 1 1st Mask SAQP (Self Aligned Quadruple Patterning) レジスト 40nm L&S Etch Depo Depo Etch Etch 3rd Cut Mask SAQP で形成した 11nm L&S パターン ( 東京エレクトロンの発表資料より抜粋 ) 2nd Cut Mask Etch 10nm L/30nm S Etch 10nm L&S SAOP (Self Aligned Octuplet Patterning) で形成した 6.25nm L&S パターン ( 東京エレクトロンの発表資料より抜粋 ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 12
13 マルチパターニングによる微細化の追求 EUV の技術開発の遅れから 10nm ノードでは SAQP が使われようとしている Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 13
14 EUV を用いずに微細化を実現する手段 2 DSA (Directed Self Assembly): 誘導自己組織化 Polymer-A (ex. Poly styrene) Polymer-B (ex. PMMA) Block Copolymer プレパターン SA ( パターン寸法は材料組成によって制御する ) Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 14
15 DSA を用いた微細パターンの形成 (L&S パターン ) JSR 社の発表資料より抜粋 CD=19.2nm Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 15
16 DSA の開発状況 近年 最も注目を集めている微細加工技術 IBM は DSA を用いた Fin FET の試作に成功 ITRS2015 では DSA の Assessment 結果を掲載したテーブルを新たに追加した 量産適用に向けた最大の課題は欠陥制御 DSA 関連発表件数 SPIE Advanced Lithography nm ノード Fin FET の試作に成功! (Fin pitch: 29nm) *Hsinyu Tsai, et al., Electrical Characterization of FinFETs with Fins Formed by Directed Self Assembly at 29 nm Fin Pitch Using a Self-Aligned Fin Customization Scheme, IEDM Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 16
17 DSA の Assessment Table Table LITH3 Directed Self Assembly Critical Assessment (2015) DSA Assessment Metric Targets DSA Application Opportunities (2015 Survey) 2011 Status 2013 Status Directed Self-Assembly Metrics / Ratings * LER-LWR Improvement (σ) [n=6] Contact-Via CD Improvement (σ) [n=6] Memory Array Litho (σ) [n=8] Logic Litho Extension (σ) [n=6] Demonstrated Best-In- Class 1 Demonstrated Best-In- Class 4 L/C Defect Density (10nm defect) 2 >0.1cm cm -2 <0.01cm (0.7) 1.7 (0.6) 1.6 (0.9) 1.8 (1.0) < 25 < 25 5, <10 per wafer 15, 5 defects per wafer (99.97% good contacts) 10,11 CD Control (3σ): C/V/L >1.7nm <1.7nm <0.8nm 2.0 (0.9) 2.1 (0.8) 2.3 (0.9) 2.2 (0.9) ,1.6 6 /1.6 6 / ,1.3 9,10 Low Frequency Line Width Roughness (3σ) [nm] >1.1nm 1.1 nm <0.6nm 1.6 (0.9) 1.7 (0.5) 2.0 (0.8) 1.8 (0.8) Patterning Throughput: Density multiplication.5x 1X 2X 2.2 (0.4) 2.5 (0.5) 2.7 (0.4) 2.8 (0.4) >2X >2X Annealing Time: Track or batch equivalent >2 min. ~1 min. <1 min. 1.7 (0.5) 1.8 (0.4) 1.9 (0.7) 2.0 (0.7) <.5 <.5 Minimum Feature Size: L/C >20nm/ >20nm 16nm/ <9nm/ 18nm <10nm 2.3 (0.5) 2.3 (0.5) 2.3 (0.7) 2.6 (0.5) <9/ 6 7,8.4 13, 9 9 /10 12,16 7, /2 Pitch: L/C >20nm/ >20nm 16nm/ <9nm/ 18nm <10nm 2.4 (0.5) 2.3 (0.5) 2.4 (0.5) 2.6 (0.5) <9/ 8 8, / 16 8 Ability to Assemble Multiple Pitches in One Layer: L/C 3 1 Pitch 2 Pitches 3 Pitches 2.1 (0.6) 2.2 (0.7) 2.3 (0.7) 2.4 (0.5) Ref /2+ 7 Ability to add, exclude or trim DSA covered or Photopatternable individual DSA L/C/V features exposed with with "simple" lithography Photoresist DSA with extra develop Ability to Print Features with Photopatternable DSA without extra develop 1.7 (0.5) 2.0 (0.6) 1.9 (0.3) 2.0 (0.0) ITRS 2015 では DSA の Assessment テーブルを新たに追加した Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 17
18 次世代リソ技術の課題表 Nanoimprint や EB 直描を含めた 次世代リソ技術の課題と判断時期を示したテーブルを作成した 2016 年はこれらの技術判断を行う重要な年になると予想 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 18
19 次世代リソ技術の性能比較 直描故の処理能力の低さとパターン位置精度が課題 欠陥制御技術が課題 等倍の 3D マスク作製技術や欠陥制御技術が課題 光源出力の不足による処理能力の低さが最大の課題 Manufacturable solutions exist, and are being optimized 3 Manufacturable solutions are known 2 Manufacturable solutions are NOT known 1 Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 19
20 まとめ デバイスの高性能化とチップコストの削減を目的に 現在も微細化技術の開発が着々と続けられている EUVリソは光源を始めとする様々な技術開発が遅れており 量産に使われるのは早くても7nmノードからとなる見込み 新たな微細加工技術としてDSAが注目を集めており World Wideで精力的に開発が進められている 2016 年は次世代リソの技術判断が行われる重要なターニングポイントの年になるものと予想される Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 20
21 略語 AIMS AMC ARC BARC TARC CAR CD CDU DE DFM DP/MP DPP DSA DOF EBDW EDA EPL ESD EUVL IPL LDP LELE LER LPP LTEM Aerial Image Measurement System Airborne Molecular Contamination Anti-Reflection Coating Bottom ARC Top ARC Chemical Amplified Resist Critical Dimension CD Uniformity Double Exposure Design for Manufacturing/ Design for Manufacturability Double Patterning / Multiple Patterning Discharged Produces Plasma Directed-Self-Assembly Depth of Focus Electron Beam Direct Writer Electronic Design Automation Electron Projection Lithography Electro Static Discharge Extreme Ultraviolet Lithography Ion Projection Lithography Laser assisted Discharge Plasma Litho-Etch-Litho-Etch (1kind of DP) Line Edge Roughness Laser Produced Plasma Low Thermal Expansion Material LWR Line Width Roughness MEEF Mask Error Enhancement Factor (=MEF) ML2 Maskless Lithography NA Numerical Aperture NGL Next Generation Lithography NIL NanoImprint Lithography NTD Negative Tone Development OAI Off-Axis Illumination OPC Optical Proximity Corrections RBOPC Rule Base OPC MBOPC Model Base OPC PSM Phase Shifting Mask cpsm complementary PSM APSM Alternating PSM EPSM Embedded PSM Att. PSM Attenuated PSM PXL Proximity X-ray Lithography RET Resolution Enhancement Techniques SADP Self Aligned DP SAQP Self Aligned Quadruple Patterning SB Scattering Bar (same meaning as SRAF) SRAF Sub Resolution Assist Feature SFIL Step & Flash Imprint Lithography SMO Source Mask co-optimization UV-NIL Ultraviolet NIL Work in Progress - Do not publish STRJ WS: March 4, 2016, WG5 Litho 21
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Lithography WG 活動報告 微細化の限界に挑むリソグラフィ技術 STRJ WS 2015 年 3 月 6 日品川 : コクヨホール WG5 主査 : 上澤史且 ( ソニー ) Work in Progress - Do not publish STRJ WS: March 6, 2015, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制 - JEITA 半導体部会 /
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微細化は終わり? ー リソグラフィ技術の最新動向 ー WG5 ( リソグラフィ Working Group) 富士通セミコンダクター ( 株 ) 千々松達夫 - 内容 - WG5 の活動体制 デバイスメーカー微細化の状況 リソ微細化技術の状況 まとめ 1 WG5( リソグラフィ WG) の活動体制 -JEITA 半導体部会 / 関連会社 - 千々松達夫 / リーダー ( 富士通セミコンタ クター )
スライド 1
リソグラフィの最新状況 WG5 ( リソグラフィ WG) ルネサスエレクトロニクス ( 株 ) 内山貴之 - 内容 - WG5( リソグラフィ WG) の活動体制 ITRS 2011 リソグラフィの概要 リソグラフィの最新状況 まとめ 1 略語 NA Numerical Aperture CD Critical Dimension CDU CD Uniformity DOF Depth of Focus
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EUV は間に合うか それともトリプルパターンニングか? ーリソグラフィ技術の最新動向ー WG5 ( リソグラフィ Working Group) 富士通セミコンダクター ( 株 ) 千々松達夫 - 内容 - WG5 の活動体制 EUV か トリプルパターニングか その他のトピックス まとめ STRJ WS: March 8, 2013, WG5 Litho 1 WG5( リソグラフィ WG) の活動体制
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2016 年度活動報告 リソグラフィー専門委員会 2017.05.09 高橋和弘リソグラフィー専門委員会委員長 リソグラフィ専門委員会 委員長 キヤノン ( 株 ) 高橋和弘 副委員長 ( 株 ) ニコン 奥村正彦 委員 ( 株 ) アドバンテスト 黒川正樹 ウシオ電機 ( 株 ) 笠間邦彦 ギガフォトン ( 株 ) 黒須明彦 信越石英 ( 株 ) 西村裕幸 東京エレクトロン ( 株 ) 中島英男
2 76 MPU (MEF mask error factors) nm 9nmCD 14nmCD 2003 MEF 1.0(alt-PSM ) nmCD 5.5nmCD MPU OPC PSM 193nm 157nm 157nm (ROI) 193nm 157nm Ca
1 2003 2 CD 15 ITWG International technology working group[ ] ESH Environment, Safety, and Health[ ] TWG RET resolution enhancement techniques OAI off-axis illumination PSM phase shifting masks OPC optical
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
WG5: ArF NGL STRJ WS: March 5, 2004, WG5 Lithography 2 WG5 27 STRJ WS: March 5, 2004, WG5 Lithography 3 Outline 1. ITRS Lithography Roadmap 2. ArF (193nm), ArF F 2 (157nm),EUVL PEL (Leepl), EPL, ML2 Imprint,
untitled
ITRS2005 DFM STRJ : () 1 ITRS STRJ ITRS2005DFM STRJ DFM ITRS: International Technology Roadmap for Semiconductors STRJ: Semiconductor Technology Roadmap committee of Japan 2 ITRS STRJ 1990 1998 2000 2005
45nm以降に向けたリソグラフィ技術 －ArF液浸への期待とその後の展開－
1 45nm ArF WG5 WG5 2 3 2004 Update Potential Solutions ArF EUV (ML2) 4 2004 Update Potential Solutions - Potential Solutions CD (total CD control) 4nm(3s) CD "Red" 2005 Changes to coloring, footnotes,
第3節
Prolith 3.1 Post Exposure Bake PEB PC 1970 F.H.Dill [1-2] PC Aerial Image Image in Resist Latent Image before PEB Resist Profile Develop Time Contours Latent Image after PEB 1 NA PEB [3-4] NA Cr 2 3 (b)
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Front End Processes FEP WG - - NEC 1 ITRS2006 update 2 ITRS vs. 2-1 FET 2-2 Source Drain Extension 2-3 Si-Silicide 2-4 2-5 1 , FEP Front End Processes Starting Materials: FEP Si,, SOI SOI: Si on Insulator,
13 EUVA EUV EUVLL (NEDO) EUV (EUVA) 10 EUVA EUV W EUV EUV LPP EUV DPP EUVA 2 Selete 26nm IMEC EUVA NEDO
13 EUVA EUV EUVLL 2002 6 (NEDO) EUV (EUVA) 10 EUVA 2002 2005 EUV 2007 2 2005 1050W EUV EUV LPP EUV DPP EUVA 2 Selete 26nm IMEC 1 2008 2010 EUVA NEDO EUVA EUV 2006 Selete EUVA 1. EUVA 436nm 365nm 1/17 KrF
第7章 WG5 リソグラフィ
第 6 章 WG5 リソグラフィ 6-1 はじめに 2008 年度 WG5( リソグラフィ WG) では ITRS2008update 版の作成に向けて 技術世代に対応した解決策候補 (Potential Solutions) の技術調査 各種テーブルの見直し クロスカット活動などを行うとともに 2009 版の作成指針を絞り込んだ Lithography itwg は SEMATECH から出ているリーダーの下
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/ Lithography Conventional DRC+Lithographic DRC (Metrology: SEM OPE ) CD-SEM IP CD-SEM Hot Spot 1 DRC: Design Rule Check CD-SEM: Critical Dimension-Scanning Electron Microscope Hot spot: Systematic defect:
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SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
Main-Title
平成 19 年 5 月 30 日 記者説明会 次世代半導体微細加工技術が実現可能に ~ 国内 EUV リソグラフィ技術開発本格化へ解像度 26nm を達成 ~ 技術説明 第三研究部 森一朗 1 EUVL 技術開発フェーズへの認識 基礎研究 φ1 Feasibility study ASET, MIRAI1/2, EUVA, Leading PJ 基礎研究要素開発 量産を目指した基盤技術開発 MIRAI3
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress
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High-k & Selete 1 2 * * NEC * # * # # 3 4 10 Si/Diamond, Si/SiC, Si/AlOx, Si Si,,, CN SoC, 2007 2010 2013 2016 2019 Materials Selection CZ Defectengineered SOI: Bonded, SIMOX, SOI Emerging Materials Various
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WG6(PIDS 及び RF&AMS) 活動報告 ITRS2.0~ デバイス微細化の終焉と 3D Functional Scaling STRJ WS 2015 2016 年 3 月 4 日品川 : コクヨホール WG6 主査 : 福崎勇三 ( ソニー ) WG6 副主査 : 井上裕文 ( 東芝 ) Work in Progress - Do not publish STRJ WS: March 4,
フォトポリマー懇話会
半導体向け EUV リソグラフィの現状と展望 株式会社東芝セミコンダクター & ストレージ社半導体研究開発センターリソグラフィプロセス技術開発部内山貴之 2015 Toshiba Corporation 内容 1. はじめに デバイスのスケーリングとリソグラフィ技術 次世代リソグラフィ技術の現状と課題 2. EUV リソグラフィの概要 EUV リソグラフィの課題 高 NA-EUV リソグラフィ 3.
テストコスト抑制のための技術課題－DFTとATEの観点から
2 -at -talk -talk -drop 3 4 5 6 7 Year of Production 2003 2004 2005 2006 2007 2008 Embedded Cores Standardization of core Standard format Standard format Standard format Extension to Extension to test
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1 Litho 計測の現状と課題 ( 計測 WG) & 故障解析 SWG 活動状況報告 2 Litho 計測の現状と課題 ( 計測 WG) メンバー 河村栄一 ( 富士通マイクロエレクトロニクス ) 山崎裕一郎 ( 東芝 ) 上澤史且 (SONY) 清水澄人 ( パナソニック ) 横田和樹 (NECEL) 市川昌和 ( 東京大学 ) 水野文夫 ( 明星大学 ) 小島勇夫 ( 産総研 ) 池野昌彦 (
untitled
213 74 AlGaN/GaN Influence of metal material on capacitance for Schottky-gated AlGaN/GaN 1, 2, 1, 2, 2, 2, 2, 2, 2, 2, 1, 1 1 AlGaN/GaN デバイス ① GaNの優れた物性値 ② AlGaN/GaN HEMT構造 ワイドバンドギャップ半導体 (3.4eV) 絶縁破壊電界が大きい
untitled
1-1 1.CMOS 技術の最前線 国際半導体技術ロードマップから見た CMOS 技術動向 Trends in CMOS Technology Based on ITRS 2011 Edition 石内秀美 ITRS( 国際半導体技術ロードマップ ) は, 世界 5 極 ( 欧州, 日本, 韓国, 台湾, 米国 ) の半導体工業会 (ESIA,JEI- TA,KSIA,TSIA,SIA) がスポンサーとなって,
JJTRC 2005
Work in Progress - Do not publish STRJ WS: March 10, 2006, WG7 A&P 1 Jisso 2006310 STRJ WG-7 () Work in Progress - Do not publish STRJ WS: March 10, 2006, WG7 A&P 2 ( JEITA Chairman: () Chairman: () :
42 1 Fig. 2. Li 2 B 4 O 7 crystals with 3inches and 4inches in diameter. Fig. 4. Transmission curve of Li 2 B 4 O 7 crystal. Fig. 5. Refractive index
MEMOIRS OF SHONAN INSTITUTE OF TECHNOLOGY Vol. 42, No. 1, 2008 Li 2 B 4 O 7 (LBO) *, ** * ** ** Optical Scatterer and Crystal Growth Technology of LBO Single Crystal For Development with Optical Application
untitled
Tokyo Institute of Technology high-k/ In.53 Ga.47 As MOS - Defect Analysis of high-k/in.53 G a.47 As MOS Capacitor using capacitance voltage method,,, Darius Zade,,, Parhat Ahmet,,,,,, ~InGaAs high-k ~
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技術紹介 6. イオンビームスパッタリング法によるエキシマレーザ光学系用フッ化物薄膜の開発 Development of fluoride coatings by Ion Beam Sputtering Method for Excimer Lasers Toshiya Yoshida Keiji Nishimoto Kazuyuki Etoh Keywords: Ion beam sputtering
細線同軸コネクタ 製品シリーズ
細線同軸コネクタ / Horizontal mating type / 0.5 mm pitch ( 関連シリーズ FPC コネクタ ) Product name CABLINE -VS II CABLINE -VS IIF CABLINE -VS CABLINE -VSF 製品写真をクリックすると 各製品紹介ページがご覧いただけます Feature EMI シールドカバー付きメカニカルロック EMI
DiovNT
トピックス X 線露光技術の現状 田口孝雄, 松井安次 技術研究組合 超先端電子技術開発機構 Advances in Proximity X-ray Lithography Takao TAGUCHI and Yasuji MATSUI Association of Super-Advanced Electronics Technologies (ASET) This article reviews
表紙_偏光・位相差デバイスのコピー
2 Table of Contents 2 Note: Polarizers are available from less than 5mm square to 200 mm and greater diameter Polarizers Retarders 3 Polarizers Retarders Fig. 1-2 4 Polarizers Retarders polarizer. Polarized
スライド 1
半導体ロードマップの 過去 現在 未来 JEITA 半導体技術ロードマップ委員会 (STRJ) 委員長 石内秀美 ( ( 株 ) 東芝 ) 本講演は ITRS でまとめた技術ロードマップについて説明したもので ITRS 参加企業 団体 JEITA 会員企業の個別の製品や技術開発の方向について説明したものではありません Work in Progress - Do not publish 1 Work
<4D F736F F D20838A835C834F CC B94C52D32>
第 2 編リソグラフィ WG 第 1 章はじめに 1-1 背景 ITRS ならびに STRJ のロードマップには デバイスメーカ主体の観点で今後のデバイスの将来像が描かれている これはその将来のデバイスの実現のために それぞれの技術研究開発を集約し市場にデバイスが供給可能な体制をいつまでに整える必要があるかを明示している 図 2-1-1 デバイス量産立ち上がりカーブ Figure 2-1-1 Production
研究成果報告書
10m 2m Ge Si BaF2 ZnSZnSe Sb-Ge-Sn-S IIR-SF1 1 2 Tungsten SilicideWSi WSi () IIR-SF 1 Sb-Ge-Sn-S 0.85~11μm2.710μm 253 C Al Al 220μm He-Cd laser 1 Exposure Photoresist WSi (a) 500 nm Development RIE WSi
0810_UIT250_soto
UIT UNIMETER SERIES 250 201 Accumulated UV Meter Digital UV Intensity Meter Research & Development CD Medical Biotech Sterilization Exposure Bonding Manufacturing Curing Production Electronic Components
INTERNATIONAL
INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2009 年版 メトロロジ THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL
03_委託テーマ発表資料（その２）（p.89-p.134).pdf
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