超高速CMOSインタフェース技術

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しほこいせき
5 years ago
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This interface can handle high data rates using only CMOS circuits. No special process options are required.

Compared with interfaces that use compound semiconductors or SiGe devices, this CMOS interface has a significantly lower power consumption.

1 UltraHighSpeed CMOS Interface.5 G / LSI CMOS 150 mw SiGe ASIC 10 G / Abstract This paper introduces an ultrahighspeed CMOS interface that can transmit data at speeds faster than and execute clock recovery from data. It is used for interfacing between LSIs and optical modules, between LSIs on PC board, and between boards via a backplane. This interface can handle high data rates using only CMOS circuits. No special process options are required. The interface also features a low power consumption of approximately 150 mw per channel. Compared with interfaces that use compound semiconductors or SiGe devices, this CMOS interface has a significantly lower power consumption. In addition, multiple channels can be used on a single chip. Moreover, the CMOS interface can also be used as an ASIC macro, which enables multiple channels to be integrated onto a single chip and a reduction in power consumption, package and board costs, and the number of signals. As a result, highperformance, lowcost systems can be configured. Another development is now in progress to achieve source clock synchronization and data rates faster than 10 Gbps. LSI LSI FUJITSU.53, 1, p.753 (01,00) 7

2 超高速 CMOS インタフェース技術まえがきインターネットの急速なブロードバンド化 (ADSL, 光ファイバ, 無線, ケーブルTVなど ) に伴い, ネットワークやプロセッサに要求されるデータバンド幅が著しく高くなってきているその増加の割合はいわゆるムーアの法則で表される半導体のプロセステクノロジの進歩に伴う速度向上の割合をはるかに上回る (1) このようなネットワークの高速化に対応するためには, 高速アナログ回路設計技術が必須である高データレート, 多ビットでボード間チップ間や光モジュールとのインタフェースを行うことがシステムの高性能化, 低価格化のために重要になってくる本稿では,.5 Gビット / 秒 ( 以下,bps) チャネル ( 以下,ch)=0 Gbpsのパラレルデータ転送速度を実現するCMOSインタフェース技術について報告する開発の背景チップ間などのインタフェースのデータバンド幅は, データバンド幅 = 動作周波数ビット幅で表されるこれを向上させるには動作周波数を上げるか, ビット幅を増やすかのいずれかが必要となるビット幅を増やす方法は既に限界にきており, これ以上は物理的にもコスト的にも現実的ではないまた動作周波数を上げる場合に,PCIのような従来から使われているバス接続方式では00 MHz 程度が限界とされ, これ以上の動作周波数ではポイントツーポイント接続方式でないと現実的には使用できないデータを取り込むためには, データとクロックとを同期させる必要があるが, 動作周波数が上がると, グローバルクロックではスキュー ( データ同士あるいはデータとクロックとの時間的なずれ ) を抑えるのが困難になるこのため, データに併走して同期したクロックを送る方式 ( ソースシンクロナスと呼ばれ,RapidIO, HyperTransportなどで使用されている ) やデータにクロックを重複させる方式 (CDR: クロックデータリカバリと呼ばれ,3GIO,InfiniBandなどで使用されている ) が取られる 1 Gbps 程度までは単純なソースシンクロナスでも機能するが, それ以上の周波数になると長い距離を伝送するにはスキューを抑えるのが物理的にかなり難しくなり, 高度な技術や高価な材料が要求されるこれ以上の周波数では, データ同士やデータとクロックとの位相関係をそれほど考慮しなくても済むクロックデータリカバリ方式が何らかの形で使われている () インタフェース回路の概要本インタフェース回路では, 信号線あたり.5 Gbps 以上のデータレートを実現するためにクロックデータリカバリ方式を使用している本回路では低ジッタのクロックを生成するPLL (Phase Locked Loop) とフェーズインタポレータ, 符 Mbps : データクロック MHz ドライバユニット (1ch) :1 Tx 65 MHz Txクロック発生器レシーバユニット (1ch) Mbps Rx シンクロ : ナイザ DE アーリー / レート MHz 65 MHz アップ / リカバード Rxクロックダウンデジタルクロック発生器フィルタ 1.5 GHz :1 Tx クロック発生器 Tx Rx シンクロナイザアーリー / レート 65 MHz アップ / Rxクロックダウン発生器 1.5 GHz デジタルフィルタ MHz MHz 外部リファレンス外部リファレンス MHz クロッククロック図 1 パラレルリンク構成 Fig.1Parallel link block diagram. 8 FUJITSU.53, 1, (01,00)

3 DPRD Differential Partial Response Detector PLL CDR PLL ch 1 ch Mbps1 multiplex 1 1 DE demultiplex Mbps 1.5 GHz/ MHz PLL PLL SONET/OC8 10 khz 0.1 db 0/1 7 PLL CDR LPF Low Pass Filter 10 khz VCO Voltage Controlled Oscillator PLL 1 MHz PLL PLL PLL PLL OC8 PLL PLL MHz1.5 GHz/ PLL VCO LPF VCO PLL6 7 s LPF VREF LPF VCOVCO VCO VCO pmos 電圧レギュレータ VREF 外部リファレンスクロック (156.5 MHz) アップ位相検出器電圧フォロアアジャスト外部リファレンスクロック (156.5 MHz) ローパスフィルタ (LPF) コントロール自動調整回路 V I V I VCO+LPF VCO DIV+PC+ADJ VCOバッファ LINEバッファクロック (1.5 GHz) ダウンフィードバッククロックジョンソンカウンタ VCO バッファ PLL Fig.PLL unit block diagram. FUJITSU.53, 1, (01,00) 9

4 pch IV VCO VCO Tx Mbps 1 65 MHz nmos pmos nmos DAC 10 ma DPRD Rx DPRD DPRD / 終端電圧終端抵抗制御オンチップ終端抵抗 Tx 出力 Tx 逆相出力出力段電流制御プリドライバ :1 65 Mbps : シンクロナイザ Mbps Tx データ入力 Tx クロック定電流源同期 65 MHz Tx クロック発生器 PLL クロック (1.5 GHz) スピード制御 3 Fig.3Driver unit block diagram. 終端電圧終端抵抗制御終端抵抗 Rx 入力 Rx 逆相入力フェーズインタポレータコントロール 65 Mbps DPRD レシーバ : DE シンクロナイザアーリー / レート 65 MHz フェーズインタポレータイネーブルフェーズインタポレータ (Rxクロック発生器) DFコード 9 PLLクロック (1.5 GHz) 9 TPI コードアーリー / レート Mbps デジタルフィルタ (DF) 11 Rx 出力 Rxリカバードクロック DF コード PF コードスピード制御 Fig.Receiver unit block diagram. 50 FUJITSU.53, 1, (01,00)

5 DE Mbps PDC Phase to Digital Convert Rx DF_CODE TPI_CODE DPRD ISI InterSymbol Interference ISI (3),() PRD Partial Response Detector DPRD DPRD 1 ISI (5),(6) x 1D 1 1 ISI1 xd DPRD Rx 5 6/ UDC 相クロッククアドラチュアミキサ φ 1 φ 1 φ φ [5:] sin(t) + + sin(t) [3:0] cos(t) + + cos(t) [3:0] + + レシーバコンパレータ CLK CLK InCLK InCLK バイナリフェーズアップ / ダウンカウンタコントローラアップ / ダウンデジタルフィルタからアップ / ダウン 5 Fig.5Phase interpolator block diagram. 6 (7) UDC / y DAC y cos t 1 y sin t y UDC / ps ps ps / / 65 MHz m CMOS ch mm mm 1.8 V/3.3 V ch.5 W FUJITSU.53, 1, (01,00) 51

6 pp peak to peak 93 ps 300 mv PLL 800 MHz 1.7 GHz VCO 350 MHz/V PLL 6. ps pp 3.5 MHz1.5 db 9 PLL VCO CDR 15 ps PLL 71. ps pp 10 データ入力ウェイ Rx + トランジション検出リカバードクロックデータフェーズインタポレータ (Rx クロック発生器 ) ウェイ出力デジタルフィルタウェイアーリー / レートクロック CMOS 00 ps 93 ps(pp) 電圧 (mv) ch0 ch7 ch GHz 相クロックアップ / ダウンドライバユニット出力波形出力電流コードドライバユニット出力開口電圧 6 Fig.6Clock recovery block diagram. 8 Fig.8 driver unit output. ビットパラレル出力 (156 Mbps) 1,500 μm シリアル入力 (ch) 8ch レシーバユニット 8ch レシーバユニットノイズ発生器シリアル出力 (ch) バイ 8chドライバアスユニットユニット 8ch ドライバユニット 860 μm ビットパラレル入力 (156 Mbps) 1.3 mm 7 ch Fig.7 ch parallel test chip. 5 FUJITSU.53, 1, (01,00)

7 サンプル数 6. ps 時間 (ps) a PLL ジッタゲイン (db) k 1 M 10 M 周波数 (Hz) b 9 PLL Fig.9PLL characteristics. 位相 (ns) ch0 ch7 ch 位相制御コード a サンプル数 71. ps 時間 (ps) b 10 CDR Fig.10Phase interpolator and CDR characteristics. PLL ISI DPRD SONET/OC8 PLL CDR 0.18 m CMOS ch OIF SFI5 5 Gbps 1.8 Gbps 1 GHz No.798 p DWDM Vol.8 No.7 p W. Dally et al. Transmitter Equalization for Gb/s signaling Proceedings of Hot Interconnets IV p R Gu et al. A Gb/s Low Power Low Jitter Serial Data CMOS Transceiver ISSCC Digest of Technical Papers p H. Tamura et al. Partial Response Detection Technique for Driver Power Reduction in HighSpeed MemorytoProcessor Communications ISSCC Digest of Technical Papers p K. Gotoh et al. A B Parallel 1.5Gb/s Interconnect I/O Interface with SelfConfigurable Link and Plesiochronous Clocking ISSCC Digest of Technical Papers p T. Lee et al. A.5V CMOS delaylocked loop for an 18Mbit 500MB/s DRAM IEEE J. SolidState Circuits vol.9 p FUJITSU.53, 1, (01,00) 53

デジタルカメラ用ISP：Milbeaut

デジタルカメラ用ISP：Milbeaut ISP Milbeaut Image Signal Processor: Milbeaut あらまし MilbeautISP Image Signal Processor 20 Mpixel Milbeaut6 MB91696AM MB91696AM Abstract Milbeaut is an image signal processor (ISP) that realizes a digital