電気情報通信学会 変調 ADC を用いたモータ駆動用 ディジタル信号処理方式の検討 群馬大学 : 小堀 古谷 山田 佐藤 田浦 森 光野 小林 ( 和 ) 小林 ( 春 ) ルネサステクノロジ : 鴻上 黒岩 黒澤 1
背景 1. 背景と目的 2. 回路構成と提案方式 3. 変調 ADCとディジタル制御方式 4. リア デシメーションフィルタ方式 5. シミュレーション結果 6. 結論 2
Areal Density [Mbit/inch 2 ] 10 5 10 4 10 3 10 2 10 1 1 10-1 10-2 10-3 1955 1965 1975 1985 1995 2005 Year 1. 背景と目的 HDD の面記録密度は 50 年間で約 1,000 万倍に増加 VCM 駆動回路部 トラック幅がどんどん狭くなる VCM の制御の高精度化 現在 : アナログ信号 電源 GND DAC 等で ノイズが発生ディジタル信号 アナログノイズの一元化ループ最終段に集約 今後 : ディジタル信号 VCM : Voice Coil Motor * 高精度な ADC が必要 * 低域ノイズの低減 ( シークモードは別制御 ) 3
目標仕様 ( トラッキング モード時 ) 目的 低ノイズ VC 電流駆動回路の開発 Σ 変調 ADC とディジタル信号処理方式 従来仕様 面記録密度 : 65 [Gbit/inch 2 ] トラック密度 : 90 [ktracks/inch] オントラック精度 :±28 [nm] 次期仕様 118 [Gbit/inch 2 ] 113 [ktracks/inch] ±23 [nm] 目標性能 : トラッキングモード時 ノイズレベル : N < -120dB (<50kHz) [DC30mV 入力 従来計算法 ] 遅延時間 : τ< 7μs [sin 波 ±30mV 2kHz 入力 ] [ 条件 ] ステップ応答 : オーバーシュートなし [ ステップ 30mV 入力 ] 遅延時間 : 電流制御入力に対するモータ駆動電流 4
2. 回路構成と提案方式 (1) 従来アナログ制御方式の回路構成 CPU からの制御信号に正確に VCM 電流 I M を追従 モータ電流を検出し フィードバック制御 VCM 駆動回路部 DAC 変換ノイズ - 電圧変動等 センスアンプ V 高精度 DAC + 位相補償 アンプ ハ ワーアンプ センス 抵抗 I M 制御信号 (16bit) テ ィシ タル信号処理 ADC PES 検出 - XREF ヘッド位置 ヘッドアーム VCM コイル PES:Position Error Signal # 5
(2) ディジタル制御方式の回路構成 ( フロント方式 ) ループ制御回路の多くをディジタル化 初段に高精度 ADC が必要 DAC をループ終段に移動し ノイズ低減 ( 回路の簡単化 ) デシメーション フィルタが必要 (LPF+ ダウン サンプリング :(25 0.78MHz) ディジタル化 0.78MHz テ シメーションフィルタ 25MHz ADC センスアンプ V - 高精度 DAC + 位相補償 アンプ 高精度 DAC ハ ワーアンプ センス 抵抗 I VCM 制御信号 (16bit) テ ィシ タル信号処理 ADC PES 検出 - XREF ヘッド位置 ヘッドアーム コイル 6
3. 変調 ADC と出力ノイズ (1) 2 次 変調 ADC 回路 ( 等価回路 ) 構成 : 微分 + 積分 量子化 ADC+DAC が必要低ビット出力で誤差大 高速サンプリングで帰還補正 ( 電圧軸の精度を 時間軸方向に拡散 ) 伝達関数 : Vo=Vi+(1-Z -1 )N =Vi+ SIN 4 (πf/fs) ノイズ出力 ( 近似式 ) No=N (πf/fs) 4 /6 (F<<Fs) Vi アナログ信号 N 6 微分 1 積分 1 微分 2 積分 2 - - Q DAC N ADC Vo 2bit 変調 ADC 等価回路 7
(2) ADC のノイズ スペクトラム ( シミュレーション ) 特性 :ADC ノイズを広域にノイズ シェーピング F<Fs/6 でノイズ低減効果 傾斜部 40dB/dec 低域レベル :-140dB @25kHz(=Fs/1000) モータ帯域 : FM <50kHz 数 khz 以下が重要 0-20 -40-60 -80 入力信号 12kHz -100-120 帯域 -140-160 -180 40dB/dec Fs -200 10 0 10 1 10 2 10 3 10 4 10 5 2 次 2 ビット 変調のスペクトラム 8
(3) 2 次 変調 ADC 回路 ( 実際の回路 ) 構成 : OP アンプによる ( 微分回路 + 積分回路 ) 構成加算抵抗は等しく ( 極性に注意 ) 積分器 1 積分器 2 Vi - - ADC Q Vo 2bit DAC ラッチ 変調 ADC 実際回路 クロック 9
(4) デシメーション フィルタ 構成 : LPF+ ダウンサンプリング *LPF: 折り返し防止用フィルタ 高次 低 Fc フィルタただし遅延時間の制限あり CRCフィルタの採用 : 加算器 減算器のみの構成 *2セクション構成 *Fs=25MHz Vi z Fc=250kHz -1 + + * 間引き :32 特性 *Sinc フィルタ 積分器 1 積分器 2 間引き 1/N 微分器 1 微分器 2 Vo + - + - CIC フィルタの構成 CRC フィルタ :Cascaded Integrator-Comb Filter 10
(5) 位相補償と DAC (A) 位相補償アンプ : モータ特性の補正と PI 制御 モータのインピーダンス ( 近似 ) Z(s)=r+sL=r(1+sT M ) 周波数的に直線特性にしたい 逆補正 センス抵抗による電流 :I M (s)=v(s)/z(s) より位相補償特性 :G(s)=K Z(s) K (1+sT M ) 低域ゲインをアップ G 16bit K TM 16bit (A) 位相補償回路の伝達特性 f (B) 位相補償回路の構成 # 11
(B) ビット変換と DAC(PWM 回路 ) 2 次 変調ビット変換 :16 bit 7 bit : ノイス シェーヒ ンク 780kHz 16bit 7bit + 位相補償 アンプ 変調ビット変換 高精度 DAC ハ ワーアンプ I M PWM 特性 : 加算器 積分回路 ( ラッチ ) のビット数に注意 出力ノイズ :180kHz 以下で低減 : N= N7 (F/180k) Vi 16bit 信号 Q Vo 7bit ラッチ ディジタル 変調ビット変換回路 # 12
(6) 出力ノイズ比較 ( 従来計算法に統一 ) 従来方式ノイズ : スピンドル モータ成分あり ベースレベル :-120dB ディジタル方式 : 約 30dB の改善見込みあり ( センスアンフ ノイス 駆動回路ノイス 含まず ) -100 50kHz -100 50kHz db[a/sqrt(hz)] -120-140 -160-180 -200 db[a/sqrt(hz)] -120-140 -160-180 -200-120dB -220 10-2 10-1 1 10 10 2 10 3 Frequency [khz] 従来アナログ制御方式の実測電流ノイズ -220-240 [ 主要回路にビット制限 ] 10-2 10-1 1 10 10 2 10 3 Frequency [khz] ディジタル制御方式のシミュレーション ノイズ 13
4. リア デシメーションフィルタ方式 (1) デシメーション フィルタの挿入位置検討 (A) フロント デシメーションフィルタ制御方式の特徴 * 低周波 ( 780kHz) 低消費電力 素子数多 (16ヒ ットの演算) * テ シメーション フィルタ 高精度 高次数 ( ループ初段) 素子数多 * 多ビット処理 演算精度の劣化 ( 丸め誤差 ) 制御信号 16bit 50kHz + 780kHz テ シメーションフィルタ 2bit 25MHz 2 次 Σ ADC ( センスアンフ ) I M (PI 制御 ) 後段に移動 VCM コイル フロント方式 780kHz ディジタルフィルタ PWM 駆動 7bit 780kHz Vm # 14
(B) リア デシメーション フィルタ方式 PWM の前に移動 * テ シメーション フィルタ 低精度 低次数 ( ループ最終段) 素子数少ただし高速演算必要 消費電力増大 * 各ブロック出力の 2ビット化 素子数 消費電力の低減 17bit 制御信号 16bit 50kHz 2bit リア方式 + 2BT ディジタルフィルタ (PI 制御 ) 2bit 25MHz 2BT 2bit テ シメーションフィルタ 2 次 Σ ADC 7bit 780kHz PWM 駆動 VCM コイル Vm I M 2BT : 2bit 変換 15
(C)2 ビット変換の特徴 *2ビット入力 掛算器の簡単化 * 丸め誤差 量子化誤差 変調によるノイズ シェーピング ( ブロック内のラッチビット数を 2~3ビット上げる ) N2 17bit 制御信号 16bit 50kHz 2bit + 2BT ディジタルフィルタ (PI 制御 ) N16 2bit 25MHz 2BT N2 テ シメーションフィルタ 2 次 Σ ADC N16 7bit 780kHz PWM 駆動 VCM コイル Vm I M 2BT : 2bit 変換 # 16
(D) 丸め誤差と 変調ノイズの比較 * 丸め誤差レベル :16bit N16=1/2 16 * 出力ノイズレベル : 2bit N2=1/2 2 両者のレベル差 : N =2 14 84 db * 変調ノイズ : Fs/6 で N2 と同等 右図の特性 * ノイズ シェーピング出力 38kHz で丸め誤差と同等ノイズに関して 1/2 2 84dB 80dB 38kHz 以下では リア方式が有利 1/2 16 38kHz Fs/6000 Fs 600 Fs/60 Fs/6 (4.2kHz) (42kHz) (420kHz) (4.2MHz) 17
(2) リア方式における素子数低減手法 (A) 位相補償回路 TM は外部設定係数 *(B) 図のように変形 K2=K TM *2ビット入力より K K2 は係数器 LUTで可能 *K TM は外部設定 低い精度で可能 低ビット数でOK 16bit K 掛算器 16bit 2bit K LUT 2BT TM K2 (A) フロント方式の補償回路 (B) リア方式の補償回路 18
(B) LPF 用位相進み補償 * デシメーション フィルタ内のLPFで位相が遅れる これを補償 * 一般には LPF 後に位相進み補償 ( リード-ラグ フィルタ ) * 素子数削減手法 : ブロック入替えと式の変形 F(z)=(1-a )/(1-b )=(1-b/a)/(1-b )=K/(1-b ) * 係数器 K :LUT で実現可能 2bit LPF 16bit 16bit 2bit K LUT 16bit LPF 16bit b a b (A)LPF+ 位相補償 (B) 位相補償 +LPF 19
5. シミュレーション結果 (1) ステップ応答 * 仕様 : オーバーシュートが無い 測定条件 : 制御信号 モータ駆動電流 制御信号 : 矩形波 2kHz 60mV * 結果 : 立上り傾斜 di/dt = 60m/0.02ms = 3A/ms =3mA/μs 制御信号 出力電流 制御信号 : 60mV,2kHz V:10 mv T:0.1ms ステップ応答 ( ゲイン調整後 ) 20
(2) 遅延特性 * 仕様 :<7μs 測定条件 : 制御信号 モータ駆動電流 制御信号 : SIN 波 2kHz 60mVpp *τ= 4.0 μs 制御信号 τ=4.0μs 平均遅延 DAC 出力 入力信号 :60mVpp,2kHz クローズド ループ遅延特性 21
(3) 従来方式とのノイズ比較 ( 従来計算法に統一 ) 従来方式ノイズ : スピンドル モータ成分あり ベースレベル :-120dB ディジタル方式 : 約 30dB の改善見込みあり ( センスアンフ ノイス 駆動回路ノイス 含まず ) -100 50kHz -100 50kHz db[a/sqrt(hz)] -120-140 -160-180 -200 db[a/sqrt(hz)] -120-140 -160-180 -200-120dB -220 10-2 10-1 1 10 10 2 10 3 Frequency [khz] 従来アナログ制御方式の実測電流ノイズ -220-240 [ 主要回路にビット制限 ] 10-2 10-1 1 10 10 2 10 3 Frequency [khz] フロント制御方式のシミュレーション ノイズ 22
(4) フロント方式とリア方式の比較 フロント方式 :>1kHz で有利 リア方式 :<1kHz で有利 -80 50kHz -80 50kHz -100-100 db[a/sqrt(hz)] -120-140 -160-180 -200-120dB db[a/sqrt(hz)] -140-160 -180-200 -220-220 1kHz -240 10-1 10 2 Frequency [khz] 10-2 1 10 10 3-240 10-2 10-1 1 10 10 2 Frequency [khz] 10 3 フロント方式 リア方式 23
結果 HDD 用 VCM の高精度電流制御駆動方式として 1.2 次 変調 ADC を用いたディジタル制御方式を提案 DAC 位相補償回路等のノイズを削除 2. 従来アナログ制御方式 ( 実測 ) に比較して シミュレーションで電流ノイズレベルを 30dB 低減 ー 150dB 3. デシメーション フィルタを後段に設置したリア方式で丸め誤差と減素子数の低減 4. リア方式では さらに低域ノイズ (<1kHz) を低減 5. 遅延時間 :τ=4.0μs 24