プロセスばらつきを考慮した 遅延計算モデルの提案と ばらつき要因解析 ( 社 ) 電子情報技術産業協会デシミクロン設計研究会配線ばらつきタスクグループ 栗山茂 ( 三菱 ), 菊地原秀行 ( 沖 ), 安島裕恵 ( 日立 ), 永瀬圭司 ( シャープ ), 坂田明雄 ( 東芝 ), 山口龍一 ( 松下 ) 2002 年電子情報通信学会ソサイエティ大会 1 2002 JEITA, All rights reserved.
1 背景と目的 1.1 背景 プロセスばらつきが与える影響の増大 トランジスタ特性や配線構造が変動 LSI の動作速度が変動 タイミング検証の精度が低下 Sim OK LSI NG!! 2002 年電子情報通信学会ソサイエティ大会 2 2002 JEITA, All rights reserved.
1.1 背景 電源電圧ばらつき いろんな要素がばらつくけど パス遅延はどうなるの? パス遅延ばらつき トランジスタ特性ばらつき 配線構造ばらつき 2002 年電子情報通信学会ソサイエティ大会 3 2002 JEITA, All rights reserved.
1.2 目的 以下の項目の評価を目的とする 個々のゲートばらつきがパスばらつきに与える影響は? 個々の配線ばらつきがパスばらつきに与える影響は? 世代毎のばらつきは異なるのか? ばらつき解析プログラムを開発 ゲート 配線 パスをモデル化 世代毎のばらつきを解析 ゲート遅延ばらつきと配線遅延ばらつきを比較 2002 年電子情報通信学会ソサイエティ大会 4 2002 JEITA, All rights reserved.
2. 概要 多入力ゲートのばらつき検討 入力スルーばらつき考慮 パスのモデル化 パス遅延ばらつき トランジスタのモデル化 配線抵抗 容量のモデル化 1. パス遅延ばらつきのトレンド解析結果 2. ばらつきの要因 (Tr. 配線 ) 解析結果 2002 年電子情報通信学会ソサイエティ大会 5 2002 JEITA, All rights reserved.
3. ゲートモデル 3.1 トランジスタモデル (1) トランジスタのオン抵抗ショートチャネル領域での高電界によるキャリア速度飽和現象を考慮して α 乗ドレイン電流式を用いて算出 Rd=Vdd/Ids *1 =Vdd/(β*[(Vgs-Vth)^α]) α=1.3,β=μ Cox W/Lg,Cox=ε0 εox Lg W/Tox *1:T.Sakurai et al.,ieee J. Solid-State Circuits,Vol 25,No.2,Apr.,p584-594,1990 トランジスタのゲート容量トランジスタ酸化膜容量とソース / ドレイン部での P N 接合容量の和として見積もられるが 容量的に支配的なゲート酸化膜容量にてゲート容量を算出 Cox=ε0*εox*Lg*W/Tox Sio2 SiO2 2002 年電子情報通信学会ソサイエティ大会 6 2002 JEITA, All rights reserved.
3.1 トランジスタモデル (2) α 乗ドレイン電流式の近似精度評価 Ids-Vgs(@L=0.10um,NMOS,Saturation) Ids-Vgs(@L=0.10um,PMOS,Saturation) Sim. α-power 式 Shockley 式 Sim. α-power 式 Shockley 式 8.0E-03 4.0E-03 6.0E-03 3.0E-03 Ids[A] 4.0E-03 Ids[A] 2.0E-03 2.0E-03 1.0E-03 0.0E+00 0 0.5 1 1.5 0.0E+00 0 0.5 1 1.5 Vgs[V] Vgs[V] Lg = 100nm, NMOS Lg = 100nm, PMOS 精度良く近似できることを確認 2002 年電子情報通信学会ソサイエティ大会 7 2002 JEITA, All rights reserved.
3.2 入力スルーの変動 (1) 入力スルー Tr/Tf の変動は 出力段トランジスタのオン抵抗 (Rd) を変動させる Tr/Tf を変化させたシミュレーション結果から tslew を測定して Rd を逆算し オン抵抗の入力スルーに対する感度を求める Tr/Tf Rd = Rd Cout tslew tslew 0.9 Cout ln( ) 0.1 0.9vdd 0.1vdd cell pin mode a b rise 0.3978 0.5969 inv A fall 0.445 0.5518 rise 0.4295 0.5666 A fall 0.2969 0.7038 nd rise 0.4357 0.5611 B fall 0.2724 0.732 rise 0.2182 0.7868 A fall 0.4584 0.5396 nr rise 0.237 0.7649 B fall 0.4634 0.5339 buf2 A buf16 A rise rise 0.0526 0.1214 0.9488 0.8857 fall fall 0.0583 0.1144 0.9411 0.8967 Rd = slew a + b 2002 年電子情報通信学会ソサイエティ大会 8 2002 JEITA, All rights reserved.
3.2 入力スルーの変動 (2) 入力スルーのオン抵抗に対する感度 入力 出力までがゲート段数一段入力 出力までがゲート段数二段カスケード接続トランジスタ二段以上 normalized_rd 1.4 1.3 1.2 1.1 1.0 0.9 0.8 0.7 0.6 0.5 0.4 normalized slew vs rd ゲート段数二段 ゲート段数一段 カスケード接続二段 0.0 0.5 1.0 1.5 2.0 normalized_slew 感度が高い感度が低い感度が高い inv_r inv_f nda_r nda_f ndb_r ndb_f nra_r nra_f nrb_r nrb_f buf2_r buf2_f buf16_r buf16_f 2002 年電子情報通信学会ソサイエティ大会 9 2002 JEITA, All rights reserved.
3.3 多入力ゲートモデルの検討 (1) インバータと多入力ゲートのばらつきをオン抵抗 (Rd) で評価 Rd は入力スルーの評価と同様に求めた Rd a b Tr/Tf Cout パラメータ 500 回のモンテカルロにゲート長 (Lg) よるSPICEシミュレーションゲート幅 (W) ばらつかせたパラメータとしきい値 (Vth) ばらつき量 セル内のNMOSとPMOSは独立にばらつかせた Cout=fanout2 Tr/Tf= クロック周期の5% Inverter 2 入力 NAND/NORで評価 ゲート酸化膜厚 (Tox) 3σ 20% Lgと同量 20% 20% 2002 年電子情報通信学会ソサイエティ大会 10 2002 JEITA, All rights reserved.
3.3 多入力ゲートモデルの検討 (2) シミュレーション結果 Rd ばらつき (2005 年 /100nm) 500 Inverter rise 450 Inverter fall 400 350 2NAND a fall 300 2NAND b fall 250 200 2NOR a rise 150 2NOR b rise 100 50 0 0.7 0.8 0.9 1 1.1 1.2 1.3 Rd( 平均値で規格化 ) Rd ばらつき (2008 年 /70nm) 500 Inverter rise 450 Inverter fall 400 350 2NAND a fall 300 250 2NAND b fall 200 2NOR a rise 150 100 2NOR b rise 50 0 0.7 0.8 0.9 1 1.1 1.2 1.3 Rd( 平均値で規格化 ) Rd ばらつき (2011 年 /50nm) 500 Inverter rise 450 400 Inverter fall 350 2NAND a fall 300 250 2NAND b fall 200 150 2NOR a rise 100 2NOR b rise 50 0 0.7 0.8 0.9 1 1.1 1.2 1.3 Rd( 平均値で規格化 ) 35.0% 30.0% 25.0% 20.0% 15.0% 10.0% 5.0% 0.0% ばらつき (3σ) の推移 2005 年 2008 年 2011 年 Inverter rise Inverter fall 2NAND a fall 2NAND b fall 2NOR a rise 2NOR b rise 2002 年電子情報通信学会ソサイエティ大会 11 2002 JEITA, All rights reserved.
3.3 多入力ゲートモデルの検討 (3) 多入力 NAND NORの方がInverterに比べてばらつき (3σ) が3%~10%(2005 年 ) 大きい これは カスケード接続による MOS の基板バイアスの効果のためと推測される 多入力ゲートの入力ピンによってもばらつきに差 (4~7% (2005 年 )) があり カスケード接続の電源側のMOSが動作する状態でばらつきが大きい このとき 実効的な Rd が小さくなるためと推測される 以降の解析では ゲートモデルは Inverter で代表 a 基板バイアス b 実効的に Ids 大 2002 年電子情報通信学会ソサイエティ大会 12 2002 JEITA, All rights reserved.
4. 配線モデル 配線容量 / 抵抗表現式 2 Www Cw = α ε l ( Pud + Hww Pud ( = 1), Pn( = 1 Rw = ρ l Tww Ww l 2 Tww Pn) D Www 2 / 3) 配線断面形状 Ww Ww Ww Hw Tw D (= 一定 ) Hw 2002 年電子情報通信学会ソサイエティ大会 13 2002 JEITA, All rights reserved.
5. パスモデル (1) パス 1 段あたりの遅延計算式ゲートモデル 配線モデルの組み合せ ( Cw + Cg) + 0.7 Rw Cg + 0. Rw Cw Tpd = 0.7 Rd 4 T.Sakurai, Closed-form expressions for interconnect delay, coupling, and Cross-talk in VLSI, IEEE TED, vol.40, 1993 遅延計算に使用したパス 1 段あたりの回路モデル slew Rd V(t) Rw Cw Cg Rd = Rd 0 slew Rd 0 : Vdd / Ids slew: 2002 年電子情報通信学会ソサイエティ大会 14 2002 JEITA, All rights reserved.
パスモデル 5. パスモデル (2) フ ロック内 フ ロック間の配線階層を想定した回路モテ ルで特性解析を実施 インターミテ ィエイト配線 : フ ロック内配線を想定した配線と駆動セル ク ローハ ル配線 : フ ロック間配線を想定した配線と駆動セル インターミテ ィエイト配線とク ローハ ル配線の組合せでハ スを構成 ハ スモテ ルを構成するケ ート段数 ITRS1999 ( 参考 :2000Update) high-performance ASICの動作周波数から換算 インターミテ ィエイト配線ケ ート段数 10 段 ク ローハ ル配線ケ ート段数 2 段 2002 年電子情報通信学会ソサイエティ大会 15 2002 JEITA, All rights reserved.
6. ばらつき解析プログラムの概要 (1) SPICE モンテカルロシミュレーションで発生させた乱数 ( ばらつき ) を活用 テクノロジー水準トランジスタ解析回路パラメータ SPICE ネット SPICE モンテカルロシミュレーション 解析回路水準回路種別 : インターミディエイト グローバル パス ゲート :Lg(p/n), Vth(p/n), Tox(p/n), Vdd 配線 : 幅 (Ww) 厚 (Tw) ビア高 (Hw) グループ : ゲート + 配線 ゲート 配線 Lg,,Vth, Tox Ww,Tw Tw, Hw Vdd Tpd SPICE 結果ばらつきデータ 2002 年電子情報通信学会ソサイエティ大会 16 2002 JEITA, All rights reserved.
6. ばらつき解析プログラムの概要 (2) SPICE 結果との比較によるばらつき解析モデルの妥当性検証 ばらつき解析プログラムによる遅延ばらつきの計算と統計解析 ばらつきパラメータ (Lg, Vth,Tox, ) SPICE 結果 Technology ばらつきデータ情報 117 水準 PTV ばらつき解析プログラム (Perl スクリプト, 約 700 ステップ ) α 乗式パラメータ : キャリア移動度 (p/n) α 乗係数 (1.3) パスステージ毎のゲートタイプ スリュー依存パラメータ (p/n) 統計解析条件 : 度数分布のレンジ ランク等 SPICE 解析結果 モデルの妥当性 ばらつき解析結果 Average, Medium, Range, σ, σ 2 度数分布表 2002 年電子情報通信学会ソサイエティ大会 17 2002 JEITA, All rights reserved.
7. ばらつき要因解析 7.1 トレンド解析の水準 解析の種類 テクノロジ世代 2005 年 (100nm) / 2008 年 (70nm) / 2011 年 (50nm) パラメータ変動条件 全パラメータ一括 / ゲートパラメータ / 配線パラメータ ( ばらつきに相関なし ) 全パラメータ個別 水準 インターミディエイト配線 グローバル配線 パスモデル 構成 インバータ 4 段インターミディエイト配線 バッファ 4 段グローバル配線 インバータ 10 段インターミディエイト配線 + バッファ 2 段グローバル配線 駆動能力 X 2 X 16 X 2( インバータ ), X 16( バッファ ) 配線長 配線ピッチの 100 倍 配線抵抗がオン抵抗と等しくなる長さ 左記インターミディエイト グローバル配線長 ばらつき設定量 (3σ) Lg(p/n) Tox(p/n) Vth(p/n) Vdd 配線幅 配線膜厚 ビア高 Ww Tw Hw 10% 4% 12.5% 10% 10% 10% 10% 参考 Selete/SEMATECH 2002 年電子情報通信学会ソサイエティ大会 18 2002 JEITA, All rights reserved.
7.2 世代毎のばらつき解析 (1) インターミディエイト配線 Frequency 1600 1200 800 400 '05 Path '05 Gate '05 Wire '08 Path '08 Gate '08 Wire '11 Path '11 Gate '11 Wire 0 0.8 0.9 1 Delay 1.1 1.2 インターミディエイト配線駆動モデルでは いずれの世代においてもばらつき要因はゲートばらつきが支配的 2002 年電子情報通信学会ソサイエティ大会 19 2002 JEITA, All rights reserved.
7.2 世代毎のばらつき解析 (2) グローバル配線 Frequency 1600 1200 800 400 '05 Path '05 Gate '05 Wire '08 Path '08 Gate '08 Wire '11 Path '11 Gate '11 Wire 0 0.8 0.9 1 Delay 1.1 1.2 グローバル配線駆動モデルでは いずれの世代においてもばらつき要因はゲートばらつきが支配的 2002 年電子情報通信学会ソサイエティ大会 20 2002 JEITA, All rights reserved.
7.3 パス遅延ばらつきの要因解析 0.04 Variance 0.03 0.02 0.01 Lg Vdd Vth Ww Tox Tw Hw 0 2005 2008 Year 2011 ゲートばらつきパラメータの中でも ゲート長 (Lg) のばらつきへの影響度が高い 電源電圧 (Vdd) や Vth 変動による Ids の変動が遅延ばらつきに及ぼす影響が大きい 2002 年電子情報通信学会ソサイエティ大会 21 2002 JEITA, All rights reserved.
7.4 パス段数依存性解析 500 Frequency 400 300 200 Total Path Level 1-5(Im) Level1-10(Im) Level11-12(Gl) 100 0 0.7 0.8 0.9 1 1.1 1.2 1.3 Delay インターミディエイトはゲート段数が増えるにつれてばらつきは減少 トータルパスでは グローバル配線の影響が大きくなりばらつき量は増加 2002 年電子情報通信学会ソサイエティ大会 22 2002 JEITA, All rights reserved.
7.5 ゲートばらつきと配線ばらつきの感度解析 (1) ここまでの解析では ゲートばらつきが支配的 ゲートばらつきと配線ばらつきのパスばらつきに対する感度解析が必要 グローバル配線を変化させて 感度解析 Rw/Rdで正規化した配線長を変化させて感度解析を実施 Rd (x16) [Ω] Rw [Ω/mm] 正規化配線長 (Rd/Rw) [mm] 2005 年 217 154 1.411 2008 年 234 288 0.812 2011 年 227 396 0.573 2002 年電子情報通信学会ソサイエティ大会 23 2002 JEITA, All rights reserved.
7.5 ゲートばらつきと配線ばらつきの感度解析 (2) Variance 0.08 0.07 0.06 0.05 0.04 0.03 0.02 0.01 0.00 Gate('05) Wire('05) Gate('08) Wire('08) Gate('11) Wire('11) 0.1 1.0 10.0 Normalized lwire Rw/Rd で正規化した配線長に対し 正規化配線長が 4 を越えるあたりからゲートばらつきと配線ばらつきの影響度が逆転し 配線ばらつきがパス遅延に与える影響が支配的になる 2002 年電子情報通信学会ソサイエティ大会 24 2002 JEITA, All rights reserved.
8. まとめ ばらつきがパス遅延に及ぼす影響を定量的に計算する手法を提案 ゲートモデルは α 乗ドレイン電流式を用いたオン抵抗で近似 配線モデルは 平行平板モデルを仮定 入力スルーの変動をオン抵抗の変動へ反映 上記手法を用いて ばらつきのトレンド / 要因解析を実施 ゲート遅延 = 配線遅延となるような設計スタイルでは パス遅延のばらつきは世代に因らずゲート遅延が支配的 ゲート遅延ばらつきはLg,Vth,Vddの影響度が高い ゲート段数が増えると パス遅延のばらつきは小さくなる 2002 年電子情報通信学会ソサイエティ大会 25 2002 JEITA, All rights reserved.
9. 今後の課題 EDA ツールでの実現可能性の検討 パスを構成するゲートの段数に応じて ばらつき量を制御できるタイミング検証ツールが必要となる 設計指針の提示 正規化配線長が 4(Rw/Rd>4) を超えるようなパス設計においては 配線ばらつきも考慮したタイミング検証が必要となる 2002 年電子情報通信学会ソサイエティ大会 26 2002 JEITA, All rights reserved.