33F FRM Section 6. Interrupts.fm

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1 注意 : この日本語版文書は参考資料としてご利用ください 最新情報は必ずオリジナルの英語版をご参照願います セクション. 割り込み ハイライト 本セクションには下記の主要項目を記載しています.1 はじめに ノンマスカブルトラップ 割り込み処理タイミング 割り込み制御およびステータスレジスタ 割り込みのセットアップ手順 設計のヒント 関連アプリケーションノート 改訂履歴... - 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -1

2 dspic33f ファミリリファレンスマニュアル.1 はじめに dspic33f 割り込みコントローラモジュールは 多数の周辺モジュールの割り込みリクエスト信号を dspic33f CPU への 1 つの割り込み要求信号へ集約します 最大 8 つのプロセッサ例外とソフトウェアトラップ ユーザ選択可能な 7 段階の優先度 最大 12 ベクタの割り込みベクタテーブル (IVT) 割り込みまたは例外要因の各々に一意のベクタを割り当て 同一ユーザ指定優先度を持つ要因間の優先順位は自然順序優先度に従う デバッグをサポートする代替割り込みベクタテーブル (AIVT) 一定の割り込みエントリとリターンレイテンシ.1.1 割り込みベクタテーブル 図 -1 に示すように 割り込みベクタテーブル (IVT) はプログラムメモリ内の 0x から始まります IVT は最大 12 ベクタを格納し そのうちの 8 ベクタがノンマスカブルトラップベクタ用で 残りの最大 118 ベクタを割り込み要因用として使用できます 一般的に 各割り込み要因はそれぞれに固有のベクタを持ちます 各割り込みベクタは 24 ビット幅のアドレスを格納します 各割り込みベクタ位置へ書き込まれた値は 対応する割り込みサービスルーチン (ISR) の開始アドレスを指します.1.2 代替割り込みベクタ 代替割り込みベクタテーブル (AIVT) は IVT の直後に配置されます ( 図 -1 参照 ) AIVT へアクセスするには 割り込み制御レジスタ 2 (INTCON2<15>) 内のイネーブル代替割り込みベクタテーブル (ALTIVT) 制御ビットを使用します このビットをセットすると 全ての割り込みおよび例外処理は既定値ベクタのかわりに代替ベクタを使用します 代替ベクタは既定値ベクタと同様に配置されます AIVT は 割り込みベクタを書き換えずにアプリケーションとサポート環境間の切り換えを可能にする事によって エミュレーションとデバッグをサポートします この機能を使用すると 実行中にアプリケーションを切り換えて 複数の異なるソフトウェアアルゴリズムを評価する事もできます AIVT を使用しない場合 IVT で使用するアドレスと同じアドレスを AIVT へ書き込む必要があります.1.3 リセットシーケンス 例外コントローラはリセット処理には関与しないため デバイスリセットは厳密には例外処理ではありません dspic33f は リセット時にレジスタをクリアしてプログラムカウンタ (PC) を強制的にゼロに設定した後に 0x からプログラムの実行を開始します ユーザは このリセットアドレスに GOTO 命令を書き込む事によって プログラムの実行を適当な起動ルーチンへリダイレクトできます Note: IVT および AIVT 内の未実装または未使用ベクタ位置には RESET 命令を実行する既定値割り込みハンドラルーチンのアドレスを書き込む必要があります DS70184B_JP - p. -2 Preliminary 2008 Microchip Technology Inc.

3 セクション. 割り込み 図 -1: 割り込みベクタテーブル テーブルの下ほど自然順序優先度が低い IVT AIVT リセット GOTO 命令 0x リセット GOTO アドレス 0x 予約 0x オシレータ障害トラップベクタ 0x00000 アドレスエラートラップベクタ 0x スタックエラートラップベクタ 0x00000A 算術エラートラップベクタ 0x00000C DMAC エラートラップベクタ 0x00000E 予約 0x 予約 0x 割り込みベクタ 0 0x 割り込みベクタ 1 0x00001 : : : : : : 割り込みベクタ 52 0x00007C 割り込みベクタ 53 0x00007E 割り込みベクタ 54 0x : : : : : : 割り込みベクタ 11 0x0000FC 割り込みベクタ 117 0x0000FE 予約 0x 予約 0x 予約 0x オシレータ障害トラップベクタ 0x00010 アドレスエラートラップベクタ 0x スタックエラートラップベクタ 0x00010A 算術エラートラップベクタ 0x00010C DMAC エラートラップベクタ 0x00010E 予約 0x 予約 0x 割り込みベクタ 0 0x 割り込みベクタ 1 0x00011 : : : : : : 割り込みベクタ 52 0x00017C 割り込みベクタ 53 0x00017E 割り込みベクタ 54 0x : : : : : : 割り込みベクタ 11 0x0001FC 割り込みベクタ 117 0x0001FE コードの先頭 0x 割り込みベクタの詳細は表 -1 参照 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -3

4 dspic33f ファミリリファレンスマニュアル 表 -1: 割り込みベクタの詳細 IRQ # IVT アドレス AIVT アドレス 割り込み要因 最高自然順序優先度 0 0x x 予約 1 0x x00008 オシレータ障害 2 0x x アドレスエラー 3 0x00000A 0x00008A スタックエラー 4 0x00000C 0x00008C 算術エラー 5 0x00000E 0x00008E DMAC エラー 0x x 予約 7 0x x 予約 8 0x x INT0 外部割り込み 0 9 0x x00011 IC1 入力コンペア x x OC1 出力コンペア x00001A 0x00011A T1 Timer1 12 0x00001C 0x00011C DMA0 DMA チャンネル x00001E 0x00011E IC2 入力コンペア x x OC2 出力コンペア x x T2 Timer2 1 0x x T3 Timer3 17 0x x00012 SPI1E SPI1 フォルト 18 0x x SPI1 SPI1 転送完了 19 0x00002A 0x00012A U1RX UART1 受信 20 0x00002C 0x00012C U1TX UART1 送信 21 0x00002E 0x00012E AD1 ADC1 変換完了 22 0x x DMA1 DMA チャンネル x x 予約 24 0x x SI2C1 I 2 C1 スレーブイベント 25 0x x00013 MI2C1 I 2 C1 マスタイベント 2 0x x 予約 27 0x00003A 0x00013A CN 入力状態変化割り込み 28 0x00003C 0x00013C INT1 外部割り込み x00003E 0x00013E AD2 ADC2 変換完了 30 0x x IC7 入力キャプチャ x x IC8 入力キャプチャ x x DMA2 DMA チャンネル x x00014 OC3 出力コンペア x x OC4 出力コンペア x00004A 0x00014A T4 Timer4 3 0x00004C 0x00014C T5 Timer5 37 0x00004E 0x00014E INT2 外部割り込み x x U2RX UART2 受信 39 0x x U2TX UART2 送信 40 0x x SPI2E SPI2 フォルト 41 0x x00015 SPI2 SPI2 転送完了 42 0x x C1RX CAN1 RX データレディー 43 0x00005A 0x00015A C1 CAN1 イベント 44 0x00005C 0x00015C DMA3 DMA チャンネル x00005E 0x00015E IC3 入力キャプチャ 3 4 0x x00010 IC4 入力キャプチャ x x00012 IC5 入力キャプチャ x x00014 IC 入力キャプチャ 49 0x0000 0x0001 OC5 出力コンペア x x00018 OC 出力コンペア 51 0x0000A 0x0001A OC7 出力コンペア 7 DS70184B_JP - p. -4 Preliminary 2008 Microchip Technology Inc.

5 セクション. 割り込み 表 -1: 割り込みベクタの詳細 ( 続き ) IRQ # IVT アドレス AIVT アドレス割り込み要因 52 0x0000C 0x0001C OC8 出力コンペア x0000E 0x0001E 予約 54 0x x DMA4 DMA チャンネル x x T Timer 5 0x x T7 Timer7 57 0x x00017 I2C2S I 2 C2 スレーブイベント 58 0x x I2C2M I 2 C2 マスタイベント 59 0x00007A 0x00017A T8 Timer8 0 0x00007C 0x00017C T9 Timer9 1 0x00007E 0x00017E INT3 外部割り込み 3 2 0x x INT4 外部割り込み 4 3 0x x C2RX CAN2 RX データレディー 4 0x x C2 CAN2 イベント 5 0x x00018 PWM PWM 周期一致 0x x QEI QEI 位置カウンタコンペアチャンネル 7 0x00008A 0x00018A DCIE DCI フォルト割り込み 8 0x00008C 0x00018C DCI DCI 転送完了 9 0x00008E 0x00018E DMA5 DMA チャンネル x x 予約 71 0x x FLTA MPWM フォルト A 72 0x x FLTB MPWM フォルト B 73 0x x00019 U1E UART1 エラー割り込み 74 0x x U2E UART2 エラー割り込み 75 0x00009A 0x00019A 予約 7 0x00009C 0x00019C DMA DMA チャンネル 77 0x00009E 0x00019E DMA7 DMA チャンネル x0000A0 0x0001A0 C1TX CAN1 TX データ要求 79 0x0000A2 0x0001A2 C2TX CAN2 TX データ要求 80 0x0000A4 0x0001A4 予約 81 0x0000A 0x0001A 予約 82 0x0000A8 0x0001A8 予約 x0000AA-0x0000FC 0x0001AA-0x0001FC 予約 125 0x0000FE 0x0001FE 予約 最低自然順序優先度 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -5

6 dspic33f ファミリリファレンスマニュアル.1.4 CPU 優先度ステータス CPU は 1 段階の優先度 (0 ~ 15) で動作できます 割り込みまたはトラップ要因の優先度がその時点の CPU 優先度より高い場合にのみ 例外処理が起動します 周辺モジュール割り込み要因と外部割り込み要因は 優先度 0 ~ 7 に設定できます CPU 優先度 8 ~ 15 は トラップ要因向けに予約されています トラップとは ハードウェアおよびソフトウェア問題の検出を目的とするノンマスカブル割り込み要因です (.2 ノンマスカブルトラップ 参照 ) 各トラップ要因の優先度は固定されており 1 つの優先度には 1 つのトラップだけが割り当てられます 優先度 0 に設定された割り込み要因は CPU 優先度よりも高くなる事がないため 実質的に無効化されます CPU の現在の優先度は 下記のステータスビットにより示されます CPU ステータスレジスタ (SR<7:5>) 内の CPU 割り込み優先度 (IPL<2:0>) ステータスビット コア制御 (CORCON<3>) レジスタ内の CPU 割り込み優先度 3 (IPL3) ステータスビット IPL<2:0> ステータスビットは読み書き可能です 従ってユーザアプリケーションは これらのビットで CPU 優先度を設定する事によって その優先度以下の全ての割り込み要因を無効にできます 例えば IPL<2:0> = 3 に設定した場合 優先度 0 ~ 3 の全ての要因は CPU に対して割り込む事はできません トラップイベントは 全てのユーザ割り込み要因よりも高い優先度を持ちます トラップイベント実行中は IPL3 ビットがセットされます ユーザアプリケーションは IPL3 ビットをクリアできますが セットする事はできません アプリケーションによっては トラップ発生時に トラップの原因となった命令の直後の命令とは異なる命令へ分岐させるために IPL3 ビットをクリアする必要があります IPL<2:0> を 111 に設定する事により 全てのユーザ割り込みを無効にできます Note: ただし 割り込みのネスティングを無効にした場合には IPL<2:0> ビットは読み出し専用となります 詳細は 割り込みのネスティング を参照してください.1.5 割り込み優先度 各周辺モジュール割り込み要因には 7 段階の優先度を割り当てる事ができます ユーザは IPCx レジスタ内の各ニブルの下位 3 ビットを使用して 各割り込みに優先度を割り当てる事ができます この場合各ニブルのビット 3 は常に 0 として読み出されます これらのビットは割り込みの優先度を定義します 割り当て可能な優先度は 1 ( 最低優先度 )~ 7 です ある割り込みに対応する IPC ビットを全てクリアすると その割り込みは実質的に無効化されます ( 優先度 0) Note: 実行中に割り込み優先度の設定を変更する場合 アプリケーションプログラムはその間の割り込みを無効にする必要があります 割り込みを無効にしないと予期せぬ結果が生じる可能性があります 複数の割り込み要因に対して同一の優先度を割り当てる事ができます 同一ユーザ割り当て優先度を持つ複数割り込み間の競合を解消するために 各要因には IVT 内の並び順に基づく自然順序優先度が割り当てられています 表 -1 に IVT 内の各割り込み要因の配置を示します 番号が若い割り込みベクタほど高い自然順序優先度を持ちます 保留中の割り込み要因の優先度は まずユーザが割り当てた IPCx レジスタ内の優先度に従い これが同一である場合には IVT 内の自然順序優先度に従います 自然順序優先度は 同一のユーザ割り当て優先度を持つ複数の割り込みが同時に保留状態にある場合にのみ それらの競合を回避するために使用されます 優先度の競合が解消して例外処理が開始された後では これより高いユーザ割り当て優先度を持つ割り込み要因だけが CPU に対して割り込む事がきます すなわち 例外処理実行中に 同一ユーザ割り当て優先度を持ち自然順序優先度がより高い割り込みが新たに要求されても それらは実行中の例外処理が完了するまで全て保留されます 各例外要因に対して 7 以下のユーザ割り当て優先度を設定する事により 自然順序優先度の低い割り込みに非常に高い総合優先度を持たせる事ができます 例えば 自然優先度が低い UART1 Rx 割り込みに優先度 7 を設定し 逆に自然順序優先度が高い外部割り込み (INT0) に優先度 1 を設定する事ができます Note: dspic33f の IVT に含まれる周辺モジュールと割り込み要因はデバイスごとに異なります 本書には dspic33f ファミリの全デバイスを包括した全ての割り込み要因を記載しています 詳細は各デバイスのデータシートを参照してください DS70184B_JP - p. - Preliminary 2008 Microchip Technology Inc.

7 セクション. 割り込み.2 ノンマスカブルトラップ トラップはノンマスカブルでネスト可能な割り込みです トラップの優先度は固定されています トラップを使用すると アプリケーションのデバッグ / 動作中に異常動作を修正できます ユーザアプリケーションにおいて トラップエラー発生時にトラップ条件の修正処理を実行させたくない場合 トラップベクタへデバイスリセット用ソフトウェアルーチンのアドレスを書き込む必要があります そうでない場合は ユーザアプリケーションで トラップ条件修正用サービスルーチンへのアドレスをトラップベクタへ書き込む必要があります dspic33f は下記のノンマスカブルトラップ要因を実装しています オシレータ障害トラップ スタックエラートラップ アドレスエラートラップ 算術エラートラップ DMACエラートラップ多くのトラップ条件では トラップを引き起こした命令の実行が完了してから例外処理を開始します 従って ユーザアプリケーションはトラップを発生した命令の動作を修正しなければならない場合があります 各トラップ要因の優先度は IVT 内の位置によって決まります ( 固定 ) オシレータ障害トラップが最高の優先度を持ち DMA コントローラ (DMAC) エラートラップが最低の優先度を持ちます ( 図 -1 参照 ) さらに トラップ要因はソフトトラップとハードトラップに分類されます.2.1 ソフトトラップ DMAC エラートラップ ( 優先度 10) 算術エラートラップ ( 同 11) スタックエラートラップ ( 同 12) はソフトトラップに分類されます ソフトトラップは IVT 内の位置によって優先度が決まるノンマスカブル割り込み要因と同様に扱う事ができます ソフトトラップは割り込みと同様に処理され 例外処理の前に検出と認識のために 2 サイクルを要します このため ソフトトラップが認識される前に別の命令が実行される可能性があります スタックエラートラップ ( ソフトトラップ 優先度 12) スタックはリセット時に 0x0800 へ初期化されます スタックポインタのアドレスが 0x0800 より低いと スタックエラートラップが発生します スタックポインタに関連付けられたスタックリミット (SPLIM) レジスタは リセット時に初期化されません このため SPLIM レジスタへ 1 ワードが書き込まれるまで スタックオーバーフローチェックは有効になりません W15 を用いてソースまたはデスティネーションポインタとして生成された全ての有効アドレス (EA) は SPLIM レジスタ内の値と比較されます 有効アドレスの方が大きいと スタックエラートラップが発生します また 有効アドレスの計算がデータ領域の終端 (0xFFFF) を超えた場合にも スタックエラートラップが発生します スタックエラーは スタックエラートラップ (STKERR) ステータスビット (INTCON1<2>) をポーリングする事により ソフトウェア内で検出できます トラップサービスルーチンの再実行を避けるために RETFIE 命令によってプログラムがトラップから戻る前に ソフトウェア内で STKERR ステータスフラグをクリアする必要があります 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -7

8 dspic33f ファミリリファレンスマニュアル 算術エラートラップ ( ソフトトラップ 優先度 11) 下記のイベントは算術エラートラップを発生します アキュムレータ A のオーバーフロー アキュムレータ B のオーバーフロー アキュムレータの致命的オーバーフロー ゼロ除算 ± 1 ビットを超えるアキュムレータシフト (SFTAC) 動作 INTCON1 レジスタ内の下記 3 ビットの設定により 3 タイプのアキュムレータオーバーフロートラップを有効にできます アキュムレータ A オーバーフロートラップフラグ (OVATE) 制御ビット (INTCON1<10>) は アキュムレータ A のオーバーフローイベントに対するトラップを有効にします アキュムレータ B オーバーフロートラップフラグ (OVBTE) 制御ビット (INTCON1<9>) は アキュムレータ B のオーバーフローイベントに対するトラップを有効にします 致命的オーバーフロートラップイネーブル (COVTE) 制御ビット (INTCON1<8>) は いずれかのアキュムレータで致命的オーバーフローが発生した場合のトラップを有効にします これらのトラップが検出されると INTCON1 レジスタ内の下記の ERROR ビットがセットされます - アキュムレータ A のオーバーフロートラップフラグ (OVAERR) - アキュムレータ B のオーバーフロートラップフラグ (OVBERR) - アキュムレータ A の致命的オーバーフロートラップイネーブル (COVAERR) - アキュムレータ B の致命的オーバーフロートラップイネーブル (COVBERR) アキュムレータ A (B) オーバーフローとは アキュムレータ A (B) でビット 31 からの桁上げが発生した事を意味します 31 ビット飽和モードを有効にしたアキュムレータでは オーバーフローは発生しません 致命的オーバーフローとは いずれかのアキュムレータでビット 39 からの桁上げが発生した事を意味します アキュムレータ飽和 ( ビット 31 または 39) を有効にした場合には 致命的オーバーフローは発生しません ゼロ除算トラップを無効にする事はできません ゼロ除算は 除算命令を実行する REPEAT ループの初回実行時にチェックされます ゼロ除算が検出されると 算術エラーステータス (DIV0ERR) ビット (INTCON1<>) がセットされます アキュムレータシフトトラップを無効にする事はできません SFTAC 命令を使用すると リテラル値またはいずれかのワーキングレジスタ内の値を用いてアキュムレータをシフトできます シフト値が ± 1 ビットを超えると算術エラートラップが発生し アキュムレータシフトエラーステータス (SFTACERR) ビット (INTCON1<7>) がセットされます この場合 SFTAC 命令は実行されますが シフト結果はアキュムレータへ書き込まれません 算術エラートラップは 算術エラーステータス (MATHERR) ビット (INTCON1<4>) をポーリングする事により ソフトウェア内で検出できます トラップサービスルーチンの再実行を避けるために RETFIE 命令によってプログラムがトラップから戻る前に ソフトウェア内で MATHERR ステータスフラグをクリアする必要があります MATHERR ステータスビットをクリアする前に トラップの発生原因となった全ての条件をクリアする必要があります アキュムレータオーバーフローによるトラップが発生した場合には アキュムレータオーバーフロー (OA または OB) ステータスビット (SR<15:14>) をクリアする必要があります OA および OB ステータスビットは読み出し専用です 従ってユーザソフトウェアは これらをクリアするために オーバーフローが発生したアキュムレータ上でダミー演算 (0 加算等 ) を実行する必要があります これにより ハードウェアが OA または OB ステータスビットをクリアします DMAC エラートラップ ( ソフトトラップ 優先度 10) DMAC エラートラップは下記の条件で発生します RAM 書き込み衝突 DMA 対応周辺モジュールの RAM 書き込み衝突書き込み衝突エラーは ノンマスカブル CPU トラップイベントを保証するためのシステム整合性に重大な影響を及ぼします CPU と DAM チャンネルが同時に同一アドレスへの書き込みを試みた場合には CPU が優先されます (DMA 書き込みは無視 ) この場合 DMAC エラートラップが発生し DMAC エラーステータス (DMACERR) ビット (INTCON1<5>) がセットされます DS70184B_JP - p. -8 Preliminary 2008 Microchip Technology Inc.

9 セクション. 割り込み.2.2 ハードトラップ ハードトラップは優先度 13 ~ 15 の例外を含みます アドレスエラー ( 優先度 13) とオシレータエラー ( 同 14) はハードトラップに分類されます ソフトトラップと同様に ハードトラップもノンマスカブル割り込み要因です ただしソフトトラップとは異なり ハードトラップはトラップを発生した命令の実行後に CPU のコード実行を強制的に停止します 正常なプログラム実行フローは トラップが認識され処理されるまで再開されません ハードトラップの優先度と競合 トラップ処理中に優先度の高いトラップが発生すると 処理中のトラップは中断され 高優先度のトラップが認識 / 処理されます 中断されたトラップは 高優先度のトラップが終了するまで保留されます どのようなタイプのコード実行であっても 発生した各ハードトラップが認識 / 処理されるまで再開する事はできません あるハードトラップが保留中 / 認識済み / 実行中のいずれかである時に これよりも低い優先度のハードトラップが発生した場合 高優先度トラップの処理が完了するまで低優先度トラップを認識する事ができないため ハードトラップの競合が発生します ハードトラップ競合条件では デバイスが自動的にリセットされます リセットが発生すると リセット制御レジスタ ( リセットモジュール内の RCON<15>) 内のトラップリセットフラグ (TRAPR) ステータスビットがセットされるため ソフトウェア内で検出可能です オシレータ障害トラップ ( ハードトラップ 優先度 14) オシレータ障害トラップイベントは下記条件により発生します フェイルセーフクロックモニタ (FSCM) 有効時に システムクロック源の喪失を検出した場合 PLL を用いた動作中に PLL ロックの喪失を検出した場合 FSCM 有効時に PLL がパワーオンリセット (POR) 時のロックに失敗した場合オシレータ障害トラップイベントは オシレータ障害トラップ (OSCFAIL) ステータスビット (INTCON1<1>) またはクロック障害 (CF) ステータスビット ( オシレータモジュール内の OSCCON<3>) をポーリングする事により ソフトウェア内で検出可能です トラップサービスルーチンの再実行を避けるために RETFIE 命令によってプログラムがトラップから戻る前に ソフトウェア内で OSCFAIL ステータスフラグをクリアする必要があります フェイルセーフクロックモニタの詳細はセクション 7 オシレータ (DS7018) とセクション 25 デバイス設定 (DS70194) を参照してください 最新文書はマイクロチップ社のウェブサイト ( をご覧ください アドレスエラートラップ ( ハードトラップ 優先度 13) アドレスエラートラップを発生する可能性のある動作条件には下記が含まれます 不正な位置のデータワードフェッチを試みた場合 : このような条件は 奇数の有効アドレス ( 最下位ビット (LSb) が 1 ) を用いてワードアクセスを行う命令を実行した場合に発生します dspic33f のワードアクセスは 常に偶数アドレス境界位置を指定する必要があります ビット操作命令が 奇数の有効アドレス ( 最下位ビット (LSb) が 1 ) を用いて間接アドレッシングモードを使用した場合 未実装データアドレス領域からデータフェッチを試みた場合 BRA #literal 命令または GOTO #literal 命令の literal が未実装プログラムメモリアドレスであった場合 プログラムカウンタ値が未実装プログラムメモリアドレスへ変更された後に命令を実行した場合 : プログラムカウンタは 値をスタックへ書き込んだ後に RETURN 命令を実行する事により変更できます アドレスエラートラップが発生すると データの破損を防ぐためにデータ領域への書き込みが禁止されます 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -9

10 dspic33f ファミリリファレンスマニュアル アドレスエラーは ADDRERR ステータスビット (INTCON1<3>) をポーリングする事によりソフトウェア内で検出できます トラップサービスルーチン (TSR) の再実行を避けるために RETFIE 命令によってプログラムがトラップから戻る前に ソフトウェア内で ADDRERR ステータスフラグをクリアする必要があります Note: MAC クラス命令では データ領域が X 領域と Y 領域に分割されます このような命令では 全ての Y 領域も未実装 X 領域として扱われ 全ての X 領域も未実装 Y 領域として扱われます.2.3 割り込み命令の無効化 DISI ( 割り込み無効化 ) 命令は 最大 1384 命令サイクル間の割り込みを無効にします この命令は 処理時間が重視されるコードセグメントを実行する際に便利です DISI 命令は優先度 1~の割り込みを無効にします 優先度 7の割り込みと全てのトラップイベントは DISI 命令がアクティブであっても CPU へ割り込む事ができます DISI 命令は CPU 内の割り込み無効化カウント (DISICNT) レジスタと連動して動作します DISICNT レジスタが 0 以外であれば 優先度 1 ~ の割り込みが無効になります DISICNT レジスタは 命令サイクルごとに 1 つデクリメントされます DISICNT レジスタが 0 までデクリメントされると 優先度 1 ~ の割り込みが再び有効になります DISI 命令がカウントするサイクル数 ( 命令コードで指定するサイクル数 ) には PSV アクセスや命令ストール等により発生するサイクルも全て含まれます DISICNT レジスタは読み書き可能です ユーザアプリケーションは DISICNT レジスタをクリアする事によって 以前に実行した DISI 命令の効果を早期に終了できます DISINCT レジスタに対して書き込みまたは加算を行って 割り込み無効化期間を延長する事もできます DISICNT レジスタが既に 0 になっている場合にゼロ以外の値を書き込んでも 割り込みを無効にする事はできません 割り込み無効化の初期開始には DISI 命令を使用する必要があります DISI 命令の実行時点から DISICNT が 0 までデクリメントされるまでの間であれば ユーザアプリケーションで DISINCT の値を変更して割り込み無効化期間を延長できます DISI 命令の効果によって割り込みが無効になると DISI 命令 (DISI) ステータスビット (INTCON2<14>) がセットされます Note: DISI 命令を使用すると ユーザ割り込み要因を簡単に無効化できます ( ただし それらの要因中に CPU 優先度 7 の要因が含まれていない場合 ).2.4 割り込み動作 各命令サイクルでは 全ての割り込みイベントフラグが監視されます 保留中の割り込み要求 (IRQ) は IFSx レジスタ内のフラグビット = 1 によって示されます IRQ は 割り込みイネーブル (IECx) レジスタ内の対応するビットがセットされると割り込みを発生します IRQ が検出がされた命令サイクルの残りの期間中に 保留中の全ての IRQ の優先度が評価されます CPU が IRQ へ応答する際に実行中の命令が中断される事はありません すなわち IRQ が検出された時に実行中であった命令が完了してから 割り込みサービスルーチン (ISR) が実行されます 現在のプロセッサ優先度 (IPL<2:0> ステータスビット (SR<7:5>) よりも高いユーザ割り当て優先度を持つ保留 IRQ が存在すると プロセッサに対する割り込みが発生します この場合プロセッサは 下記の情報をソフトウェアスタックへ保存します 現在のプログラムカウンタ (PC) 値 プロセッサステータスレジスタ (SRL) の下位バイト IPL3 ステータスビット (CORCON<3>) これにより 戻り PC アドレス値 MCU ステータスビット プロセッサ優先度が自動的に保存されます これらの情報をスタックに保存した後に CPU はその保留割り込みの優先度を IPL<2:0> ビット位置へ書き込みます この動作は RETFIE 命令が ISR を終了するまでの間 その ISR の優先度以下の全ての割り込みを無効にします DS70184B_JP - p. -10 Preliminary 2008 Microchip Technology Inc.

11 セクション. 割り込み 図 -2: 割り込みイベントのスタック動作 スタックは高位アドレス側に向かって使われる 15 PC<15:0> SR<7:0> <Free Word> PC<22:1> 0 W15 (before IRQ) W15 (after IRQ) ここには IPL3 ステータスビット (CORCON<3>) が格納される 割り込みからの戻り RETFIE ( 割り込みからの戻り ) 命令は プロセッサを割り込みシーケンス開始前の状態と優先度へ復元するために PC 戻りアドレス IPL3 ステータスビット SRL レジスタをアンスタックします 割り込みのネスティング 既定値状態では割り込みのネスティングが可能です つまり 実行中の ISR よりも高いユーザ割り当て優先度を持つ割り込み要因は この ISR へ割り込む事ができます 割り込みのネスティングは 割り込みネスティングディスエーブル (NSTDIS) 制御ビット (INTCON1<15>) をセットする事により無効にできます NSTDIS 制御ビットをセットすると 実行中の割り込みは常に IPL<2:0> を 111 に設定します ( すなわち CPU 優先度を強制的に 7 へ設定 ) この操作は RETFIE 命令が実行中の ISR を終了するまでの間 他の割り込み要因をマスクします 割り込みネスティングを無効にした場合 ユーザ割り当て割り込み優先度は 保留割り込み間の競合を解消する以外の効果を持ちません また IPL<2:0> ビット (SR<7:5>) は読み出し専用になります これにより ユーザソフトウェアが IPL<2:0> を 111 ( 優先度 7) より低い値へ設定してしまう事 ( すなわち割り込みのネスティングを実質的に有効にしてしまう事 ) を回避します.2.5 スリープおよびアイドルからのウェイクアップ IECx レジスタ内の対応する制御ビットにより個々に有効化された割り込み要因は プロセッサをスリープモードまたはアイドルモードからウェイクアップできます ある要因の割り込みステータスフラグがセットされ かつ IEC 制御レジスタ内の対応するビットによってその割り込み要因が有効にされていると ウェイクアップ信号が dspic33f CPU へ送られます デバイスがスリープまたはアイドルモードから復帰すると 次のいずれかの動作が発生します 要因の割り込み優先度が現在の CPU 優先度よりも高い場合 : プロセッサは割り込みを処理します ( すなわち その割り込み要因の ISR へ分岐します ) 要因の割り込み優先度が現在の CPU 優先度以下である場合 : プロセッサは CPU をスリープまたはアイドルモードへ設定した PWRSAV 命令の直後の命令から動作を再開します 割り込み Note: CPU 優先度 0 を割り当てられたユーザ割り込み要因は スリープまたはアイドルモードから CPU をウェイクアップできません ( その割り込み要因は実質的に無効化されているため ) 割り込みをウェイクアップ要因として使用するには その割り込みの CPU 優先度をプログラム内で 1 以上に設定する必要があります 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -11

12 dspic33f ファミリリファレンスマニュアル.2. アナログ - デジタルコンバータ (ADC) の外部変換要求 INT0 外部割り込み要求ピンは ADC 向けの外部変換要求信号ピンとしても使用します INT0 割り込み要因と同様に ADC 外部変換要求でもエッジ極性を選択可能です.2.7 外部割り込みサポート dspic33f は最大 5 つの外部割り込みピン要因 (INT0 ~ INT4) をサポートします 各外部割り込みピンは 割り込みイベント検出用のエッジ検出回路を備えます INTCON2 レジスタは 各エッジ検出回路の極性を選択するための 5 つの制御ビット (INT0EP ~ INT4EP) を備えます これらのビットにより 各外部割り込みピンの極性 ( 立ち上がり / 立ち下がりのどちらのエッジで CPU へ割り込むか ) を個別に設定します 詳細はレジスタ -4 を参照してください DS70184B_JP - p. -12 Preliminary 2008 Microchip Technology Inc.

13 セクション. 割り込み.3 割り込み処理タイミング サイクル命令に対する割り込みレイテンシ 1 サイクル命令の実行中に周辺モジュール割り込みが要求された場合のイベントシーケンスを図 -3 に示します 割り込み処理には 4 命令サイクルを要します 図では 各割り込み処理サイクルに参照番号 ( 丸囲み番号 ) を表記しています 周辺モジュール割り込みが発生すると 命令サイクル1 中に割り込みフラグステータスビットがセットされます 実行中の命令はこの命令サイクル内で完了します 割り込み発生後の次の命令サイクル2では PC と下位バイトステータス (SRL) レジスタの内容をテンポラリバッファレジスタへ保存します この命令サイクル2では 2 サイクル命令への割り込みシーケンスとの整合性を維持するために NOP を実行します ( サイクル命令に対する割り込みレイテンシ 参照 ) 命令サイクル3では 割り込み要因のベクタテーブルアドレスを PC へ読み込んで ISR の開始アドレスをフェッチします 命令サイクル4は NOP として実行し この間に ISR 内の先頭命令をフェッチします 図 -3: 1 サイクル命令実行中に割り込みが発生した場合のタイミング TCY PC PC PC+2 Vector# 2000 (ISR) INST Executed Fetch INST(PC-2) INST(PC) FNOP Vector FNOP ISR ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 1 bits of PC (from temporary buffer) 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -13

14 dspic33f ファミリリファレンスマニュアル サイクル命令に対する割り込みレイテンシ 2 サイクル命令実行中の割り込みレイテンシは 1 サイクル命令の場合と同じです 割り込み処理のサイクル1および2により 2 サイクル命令の動作を完了する事ができます 図 -4 は 2 サイクル命令実行前のサイクル中に周辺モジュール割り込みイベントが発生した場合のタイミング図です 図 -5 は 2 サイクル命令の第 1 サイクル実行中に周辺モジュール割り込みイベントが発生した場合のタイミング図です この場合の割り込み処理は 1 サイクル命令の場合 ( サイクル命令に対する割り込みレイテンシ 参照 ) と同じです 図 -4: 2 サイクル命令実行前のサイクル中に割り込みが発生した場合のタイミング TCY PC PC PC+2 Vector# 2000 (ISR) INST Executed INST(PC-2) INST(PC) INST(PC) Fetch FNOP ISR 1st cycle 2nd cycle Vector ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 1 bits of PC (from temporary buffer) 図 -5: 2 サイクル命令の第 1 サイクル実行中に割り込みが発生した場合のタイミング TCY PC PC PC + 2 Vector# 2000 (ISR) INST Executed INST(PC) 1st cycle INST(PC) 2nd cycle FNOP Fetch Vector FNOP ISR ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 1 bits of PC (from temporary buffer) DS70184B_JP - p. -14 Preliminary 2008 Microchip Technology Inc.

15 セクション. 割り込み 図 -: 割り込みからの戻り.3.3 割り込みからの戻り 割り込みから戻るには プログラムで RETFIE 命令を呼び出す必要があります RETFIE 命令のサイクル1および2では PC と SRL レジスタの内容をスタックからポップします サイクル3では 更新されたプログラムカウンタが指すアドレスの命令をフェッチします このサイクルは NOP 命令として実行します サイクル4では 割り込み発生位置からプログラム実行を再開します TCY INST Executed ISR last instruction RETFIE RETFIE FNOP PC 2nd cycle PC + 2 PC + 4 PC ISR ISR + 2 PC PC + 2 PC + 4 PC + CPU Priority 割り込みレイテンシに関する特殊条件 dspic33f では 周辺モジュール割り込み要因が保留になる際に 実行中の命令を完了させる事ができます 1 サイクル命令でも 2 サイクル命令でも 割り込みレイテンシは同じです ただし 割り込み発生のタイミングによっては 割り込みレイテンシが 1 サイクル増える場合があります アプリケーションがこのようなレイテンシの変化を受け付けない場合 下記の動作を避ける必要があります PSV を使用してプログラムメモリ領域内の値へアクセスする MOV.D 命令の実行 2 サイクル命令に対する命令ストールサイクルの追加 PSV アクセスを行う 1 サイクル命令に対するストールサイクルの追加 PSV を使用してプログラムメモリ領域内の値へアクセスするビットテストおよびスキップ命令 (BTSC BTSS) 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -15

16 dspic33f ファミリリファレンスマニュアル.4 割り込み制御およびステータスレジスタ これらは下記の割り込みコントローラを含みます INTCON1 INTCON2 レジスタこれらのレジスタは下記のグローバル割り込み機能を制御します - INTCON1 は 割り込みネスティングディスエーブル (NSTDIS) ビットと プロセッサトラップ要因の制御フラグおよびステータスフラグを格納します - INTCON2 は 外部割り込み要求信号の挙動と代替ベクタテーブルの使用を制御します IFSx: 割り込みフラグステータスレジスタ全ての割り込み要求フラグは IFSx レジスタ内に格納されます ( x はレジスタ番号) 各割り込み要因はそれぞれ 1 つのステータスビットを持ちます このビットは 周辺モジュールまたは外部信号がセットし ソフトウェアがクリアします IECx: 割り込みイネーブル制御レジスタ全ての割り込みイネーブル制御ビットは IECx レジスタ内に格納されます ( x はレジスタ番号 ) これらの制御ビットを使用して 周辺モジュールまたは外部信号からの割り込みを個別に有効にできます IPCx: 割り込み優先度制御レジスタ各ユーザ割り込み要因には 7 段階の優先度を割り当てる事ができます IPC レジスタは 各割り込み要因の優先度を個別に設定します SR: CPU ステータスレジスタ SR そのものは割り込みコントローラハードウェアではありませんが 現在の CPU 優先度を示す IPL<2:0> ステータスビット (SR<7:5>) を格納しています ユーザアプリケーションから IPL ビットへ書き込む事によって CPU 優先度を変更できます CORCON: コア制御レジスタ CORCON レジスタそのものは割り込みコントローラハードウェアではありませんが 現在の CPU 優先度を示す IPL3 ステータスビットを格納しています IPL3 は読み出し専用ビットであるため ユーザソフトウェアからトラップイベントをマスクする事はできません 各レジスタの詳細は以降のセクションを参照してください Note: 割り込み要因の総数とタイプはデバイスごとに異なります 詳細は各デバイスのデータシートを参照してください.4.1 制御レジスタに対する割り込みの割り当て 割り込み要因は 表 -1 の順番に従って IFSx IECx IPCx レジスタへ割り当てられます 例えば INT0 ( 外部割り込み 0) 要因のベクタ番号と自然順序優先度は共に 0 です 従って外部割り込み 0 のフラグステータス (INT0IF) ビットは IFS0<0> 内に格納されます INT0 割り込みは IEC0 レジスタ内のビット 0 をイネーブルビットとして使用します IPC0<2:0> ビットは INT0 割り込みの優先度を割り当てます DS70184B_JP - p. -1 Preliminary 2008 Microchip Technology Inc.

17 セクション. 割り込み レジスタ -1: SR: ステータスレジスタ (CPU 内 ) R-0 R-0 R/C-0 R/C-0 R-0 R/C-0 R-0 R-0 OA OB SA SB OAB SAB DA DC bit 15 bit 8 R/W-0 R/W-0 R/W-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0 IPL<2:0> RA N OV Z C bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15-8 割り込みコントローラには使用せず (SR ビットの詳細は dspic30f/33f プログラマリファレンスマニュアル (DS70157) を参照してください ) bit 7-5 IPL<2:0>:CPU 割り込み優先度ステータスビット (1,2) 111 = CPU 割り込み優先度は 7 (15) ユーザ割り込みは無効 110 = CPU 割り込み優先度は (14) 101 = CPU 割り込み優先度は 5 (13) 100 = CPU 割り込み優先度は 4 (12) 011 = CPU 割り込み優先度は 3 (11) 010 = CPU 割り込み優先度は 2 (10) 001 = CPU 割り込み優先度は 1 (9) 000 = CPU 割り込み優先度は 0 (8) bit 4-0 割り込みコントローラには使用せず (SR ビットの詳細は dspic30f/33f プログラマリファレンスマニュアル (DS70157) を参照してください ) Note 1: IPL<2:0> ビットは IPL<3> ビット (CORCON<3>) と連結して CPU 割り込み優先度を形成します カッコ内の値は IPL<3> = 1 の場合の値です 2: NSTDIS = 1 (INTCON1<15>) の場合 IPL<2:0> ステータスビットは読み出し専用です 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -17

18 dspic33f ファミリリファレンスマニュアル レジスタ -2: CORCON: コア制御レジスタ U-0 U-0 U-0 R/W-0 R/W-0 R-0 R-0 R-0 US EDT DL<1:0> bit 15 bit 8 R/W-0 R/W-0 R/W-1 R/W-0 R/C-0 R/W-0 R/W-0 R/W-0 SATA SATB SATDW ACCSAT IPL3 PSV RND IF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15-4 割り込みコントローラには使用せず (CORCON ビットの詳細は dspic30f/33f プログラマリファレンスマニュアル (DS70157) を参照してください ) bit 3 IPL3: CPU 割り込み優先度のステータスビット 3 (1) 1 = CPU 優先度は 8 以上 0 = CPU 優先度は 7 以下 bit 2-0 割り込みコントローラには使用せず (CORCON ビットの詳細は dspic30f/33f プログラマリファレンスマニュアル (DS70157) を参照してください ) Note 1: IPL3 ビットは IPL<2:0> ビット (SR<7:5>) と連結して CPU 割り込み優先度を形成します DS70184B_JP - p. -18 Preliminary 2008 Microchip Technology Inc.

19 セクション. 割り込み レジスタ -3: INTCON1: 割り込み制御レジスタ 1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 NSTDIS OVAERR OVBERR COVAERR COVBERR OVATE OVBTE COVTE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 SFTACERR DIV0ERR DMACERR MATHERR ADDRERR STKERR OSCFAIL bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 NSTDIS: 割り込みネスティングディスエーブルビット 1 = 割り込みネスティングは無効 0 = 割り込みネスティングは有効 OVAERR: アキュムレータ A のオーバーフロートラップフラグビット 1 = アキュムレータ A のオーバーフローによるトラップが発生した 0 = アキュムレータ A のオーバーフローによるトラップは発生していない OVBERR: アキュムレータ B のオーバーフロートラップフラグビット 1 = アキュムレータ B のオーバーフローによるトラップが発生した 0 = アキュムレータ B のオーバーフローによるトラップは発生していない COVAERR: アキュムレータ A の致命的オーバーフロートラップフラグビット 1 = アキュムレータ A の致命的オーバーフローによるトラップが発生した 0 = アキュムレータ A の致命的オーバーフローによるトラップは発生していない COVBERR: アキュムレータ B の致命的オーバーフロートラップフラグビット 1 = アキュムレータ B の致命的オーバーフローによるトラップが発生した 0 = アキュムレータ B の致命的オーバーフローによるトラップは発生していない OVATE: アキュムレータ A のオーバーフロートラップイネーブルビット 1 = アキュムレータ A のオーバーフロートラップは有効 0 = トラップは無効 OVBTE: アキュムレータ B のオーバーフロートラップイネーブルビット 1 = アキュムレータ B のオーバーフロートラップは有効 0 = トラップは無効 COVTE: 致命的オーバーフロートラップイネーブルビット 1 = アキュムレータ A または B の致命的オーバーフロートラップは有効 0 = トラップは無効 SFTACERR: アキュムレータシフトエラーのステータスビット 1 = 無効なアキュムレータシフトによる算術エラートラップが発生した 0 = 無効なアキュムレータシフトによる算術エラートラップは発生していない DIV0ERR: ゼロ除算エラーのステータスビット 1 = ゼロ除算によるエラートラップが発生した 0 = ゼロ除算によるエラートラップは発生していない DMACERR: DMAC エラーのステータスビット 1 = DMAC トラップが発生した 0 = DMAC トラップは発生していない MATHERR: 算術エラーのステータスビット 1 = 算術エラートラップが発生した 0 = 算術エラートラップは発生していない ADDRERR: アドレスエラートラップのステータスビット 1 = アドレスエラートラップが発生した 0 = アドレスエラートラップは発生していない 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -19

20 dspic33f ファミリリファレンスマニュアル レジスタ -3: INTCON1: 割り込み制御レジスタ 1 ( 続き ) bit 2 bit 1 bit 0 STKERR: スタックエラートラップのステータスビット 1 = スタックエラートラップが発生した 0 = スタックエラートラップは発生していない OSCFAIL: オシレータ障害トラップのステータスビット 1 = オシレータ障害トラップが発生した 0 = オシレータ障害トラップは発生していない DS70184B_JP - p. -20 Preliminary 2008 Microchip Technology Inc.

21 セクション. 割り込み レジスタ -4: INTCON2: 割り込み制御レジスタ 2 R/W-0 R-0 U-0 U-0 U-0 U-0 U-0 U-0 ALTIVT DISI bit 15 bit 8 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 INT4EP INT3EP INT2EP INT1EP INT0EP bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13-5 bit 4 bit 3 bit 2 bit 1 bit 0 ALTIVT: 代替割り込みベクタテーブルイネーブルビット 1 = 代替ベクタテーブルを使用する 0 = 代替ベクタテーブルを使用しない DISI: DISI 命令のステータスビット 1 = DISI 命令はアクティブ 0 = DISI 命令は非アクティブ INT4EP: 外部割り込み 4 のエッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み 0 = 立ち上がりエッジで割り込み INT3EP: 外部割り込み 3 のエッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み 0 = 立ち上がりエッジで割り込み INT2EP: 外部割り込み 2 のエッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み 0 = 立ち上がりエッジで割り込み INT1EP: 外部割り込み 1 のエッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み 0 = 立ち上がりエッジで割り込み INT0EP: 外部割り込み 0 のエッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み 0 = 立ち上がりエッジで割り込み 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -21

22 dspic33f ファミリリファレンスマニュアル レジスタ -5: IFS0: 割り込みフラグステータスレジスタ 0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 DMA1IF AD1IF U1TXIF U1RXIF SPI1IF SPI1EIF T3IF bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 T2IF OC2IF IC2IF DMA0IF T1IF OC1IF IC1IF INT0IF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 DMA1IF: DMA チャンネル 1 データ転送完了割り込みフラグのステータスビット AD1IF: ADC1 変換完了割り込みフラグのステータスビット U1TXIF: UART1 送信割り込みフラグのステータスビット U1RXIF: UART1 受信割り込みフラグのステータスビット SPI1IF: SPI1 割り込みフラグのステータスビット SPI1EIF: SPI1 フォルト割り込みフラグのステータスビット T3IF: Timer3 割り込みフラグのステータスビット T2IF: Timer2 割り込みフラグのステータスビット OC2IF: 出力コンペアチャンネル 2 割り込みフラグのステータスビット IC2IF: 入力コンペアチャンネル 2 割り込みフラグのステータスビット DMA0IF: DMA チャンネル 0 データ転送完了割り込みフラグのステータスビット T1IF: Timer1 割り込みフラグのステータスビット DS70184B_JP - p. -22 Preliminary 2008 Microchip Technology Inc.

23 セクション. 割り込み レジスタ -5: IFS0: 割り込みフラグステータスレジスタ 0 ( 続き ) bit 2 bit 1 bit 0 OC1IF: 出力コンペアチャンネル 1 割り込みフラグのステータスビット IC1IF: 入力コンペアチャンネル 1 割り込みフラグのステータスビット INT0IF: 外部割り込み 0 フラグのステータスビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -23

24 dspic33f ファミリリファレンスマニュアル レジスタ -: IFS1: 割り込みフラグステータスレジスタ 1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U2TXIF U2RXIF INT2IF T5IF T4IF OC4IF OC3IF DMA2IF bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 IC8IF IC7IF AD2IF INT1IF CNIF MI2C1IF SI2C1IF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 U2TXIF: UART2 送信割り込みフラグのステータスビット U2RXIF: UART2 受信割り込みフラグのステータスビット INT2IF: 外部割り込み 2 フラグのステータスビット T5IF: Timer5 割り込みフラグのステータスビット T4IF: Timer4 割り込みフラグのステータスビット OC4IF: 出力コンペアチャンネル 4 割り込みフラグのステータスビット OC3IF: 出力コンペアチャンネル 3 割り込みフラグのステータスビット DMA2IF:DMA チャンネル 2 データ転送完了割り込みフラグのステータスビット IC8IF: 入力コンペアチャンネル 8 割り込みフラグのステータスビット IC7IF: 入力コンペアチャンネル 7 割り込みフラグのステータスビット AD2IF: ADC2 変換完了割り込みフラグのステータスビット INT1IF: 外部割り込み 1 フラグのステータスビット DS70184B_JP - p. -24 Preliminary 2008 Microchip Technology Inc.

25 セクション. 割り込み レジスタ -: IFS1: 割り込みフラグステータスレジスタ 1 ( 続き ) bit 3 bit 2 bit 1 bit 0 CNIF: 入力状態変化通知割り込みフラグのステータスビット MI2C1IF: I2C1 マスタイベント割り込みフラグのステータスビット SI2C1IF: I2C1 スレーブイベント割り込みフラグのステータスビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -25

26 dspic33f ファミリリファレンスマニュアル レジスタ -7: IFS2: 割り込みフラグステータスレジスタ 2 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 TIF DMA4IF OC8IF OC7IF OCIF OC5IF ICIF bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IC5IF IC4IF IC3IF DMA3IF C1IF C1RXIF SPI2IF SPI2EIF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 TIF: Timer 割り込みフラグのステータスビット DMA4IF: DMA チャンネル 4 データ転送完了割り込みフラグのステータスビット OC8IF: 出力コンペアチャンネル 8 割り込みフラグのステータスビット OC7IF: 出力コンペアチャンネル 7 割り込みフラグのステータスビット OCIF: 出力コンペアチャンネル 割り込みフラグのステータスビット OC5IF: 出力コンペアチャンネル 5 割り込みフラグのステータスビット ICIF: 入力コンペアチャンネル 割り込みフラグのステータスビット IC5IF: 入力コンペアチャンネル 5 割り込みフラグのステータスビット IC4IF: 入力コンペアチャンネル 4 割り込みフラグのステータスビット IC3IF: 入力コンペアチャンネル 3 割り込みフラグのステータスビット DMA3IF: DMA チャンネル 3 データ転送完了割り込みフラグのステータスビット C1IF: ECAN1 イベント割り込みフラグのステータスビット DS70184B_JP - p. -2 Preliminary 2008 Microchip Technology Inc.

27 セクション. 割り込み レジスタ -7: IFS2: 割り込みフラグステータスレジスタ 2 ( 続き ) bit 2 bit 1 bit 0 C1RXIF: ECAN1 データ受信準備完了割り込みフラグのステータスビット SPI2IF: SPI2 割り込みフラグのステータスビット SPI2EIF: SPI2 エラー割り込みフラグのステータスビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -27

28 dspic33f ファミリリファレンスマニュアル レジスタ -8: IFS3: 割り込みフラグステータスレジスタ 3 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 FLTAIF DMA5IF DCIIF DCIEIF QEIIF PWMIF C2IF bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 C2RXIF INT4IF INT3IF T9IF T8IF MI2C2IF SI2C2IF T7IF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 FLTAIF: PWM フォルト A 割り込みフラグのステータスビット DMA5IF: DMA チャンネル 5 データ転送完了割り込みフラグのステータスビット DCIIF: DCI イベント割り込みフラグのステータスビット DCIEIF: DCI エラー割り込みフラグのステータスビット QEIIF: QEI イベント割り込みフラグのステータスビット PWMIF: PWM エラー割り込みフラグのステータスビット C2IF:ECAN2 イベント割り込みフラグのステータスビット C2RXIF:ECAN2 データ受信準備完了割り込みフラグのステータスビット INT4IF: 外部割り込み 4 フラグのステータスビット INT3IF: 外部割り込み 3 フラグのステータスビット T9IF: Timer9 割り込みフラグのステータスビット T8IF: Timer8 割り込みフラグのステータスビット DS70184B_JP - p. -28 Preliminary 2008 Microchip Technology Inc.

29 セクション. 割り込み レジスタ -8: IFS3: 割り込みフラグステータスレジスタ 3 ( 続き ) bit 2 bit 1 bit 0 MI2C2IF: I2C2 マスタイベント割り込みフラグのステータスビット SI2C2IF: I2C2 スレーブイベント割り込みフラグのステータスビット T7IF: Timer7 割り込みフラグのステータスビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -29

30 dspic33f ファミリリファレンスマニュアル レジスタ -9: IFS4: 割り込みフラグステータスレジスタ 4 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 C2TXIF C1TXIF DMA7IF DMAIF U2EIF U1EIF FLTBIF bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15-8 bit 7 bit bit 5 bit 4 bit 3 bit 2 bit 1 bit 0 C2TXIF: ECAN2 データ送信要求割り込みフラグのステータスビット C1TXIF: ECAN1 データ送信要求割り込みフラグのステータスビット DMA7IF: DMA チャンネル 7 データ転送完了割り込みフラグのステータスビット DMAIF: DMA チャンネル データ転送完了割り込みフラグのステータスビット U2EIF: UART2 エラー割り込みフラグのステータスビット U1EIF: UART1 エラー割り込みフラグのステータスビット FLTBIF: PWM フォルト B 割り込みフラグのステータスビット DS70184B_JP - p. -30 Preliminary 2008 Microchip Technology Inc.

31 セクション. 割り込み レジスタ -10: IEC0: 割り込みイネーブル制御レジスタ 0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 DMA1IE AD1IE U1TXIE U1RXIE SPI1IE SPI1EIE T3IE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 T2IE OC2IE IC2IE DMA0IE T1IE OC1IE IC1IE INT0IE bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 DMA1IE: DMA チャンネル 1 データ転送完了割り込みイネーブルビット AD1IE: ADC1 変換完了割り込みイネーブルビット U1TXIE: UART1 送信割り込みイネーブルビット U1RXIE: UART1 受信割り込みイネーブルビット SPI1IE: SPI1 イベント割り込みイネーブルビット SPI1EIE: SPI1 エラー割り込みイネーブルビット T3IE: Timer3 割り込みイネーブルビット T2IE: Timer2 割り込みイネーブルビット OC2IE: 出力コンペアチャンネル 2 割り込みイネーブルビット IC2IE: 入力コンペアチャンネル 2 割り込みイネーブルビット DMA0IE: DMA チャンネル 0 データ転送完了割り込みイネーブルビット T1IE: Timer1 割り込みイネーブルビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -31

32 dspic33f ファミリリファレンスマニュアル レジスタ -10: IEC0: 割り込みイネーブル制御レジスタ 0 ( 続き ) bit 2 bit 1 bit 0 OC1IE: 出力コンペアチャンネル 1 割り込みイネーブルビット IC1IE: 入力コンペアチャンネル 1 割り込みイネーブルビット INT0IE: 外部割り込み 0 イネーブルビット DS70184B_JP - p. -32 Preliminary 2008 Microchip Technology Inc.

33 セクション. 割り込み レジスタ -11: IEC1: 割り込みイネーブル制御レジスタ 1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-C R/W-0 R/W-0 U2TXIE U2RXIE INT2IE T5IE T4IE OC4IE OC3IE DMA2IE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 IC8IE IC7IE AD2IE INT1IE CNIE MI2C1IE SI2C1IE bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 U2TXIE: UART2 送信割り込みイネーブルビット U2RXIE: UART2 受信割り込みイネーブルビット INT2IE: 外部割り込み 2 イネーブルビット T5IE: Timer5 割り込みイネーブルビット T4IE: Timer4 割り込みイネーブルビット OC4IE: 出力コンペアチャンネル 4 割り込みイネーブルビット OC3IE: 出力コンペアチャンネル 3 割り込みイネーブルビット DMA2IE: DMA チャンネル 2 データ転送完了割り込みイネーブルビット IC8IE: 入力コンペアチャンネル 8 割り込みイネーブルビット IC7IE: 入力コンペアチャンネル 7 割り込みイネーブルビット AD2IE: ADC2 変換完了割り込みイネーブルビット INT1IE: 外部割り込み 1 イネーブルビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -33

34 dspic33f ファミリリファレンスマニュアル レジスタ -11: IEC1: 割り込みイネーブル制御レジスタ 1 ( 続き ) bit 3 bit 2 bit 1 bit 0 CNIE: 状態変化通知割り込みイネーブルビット MI2C1IE: I2C1 マスタイベント割り込みイネーブルビット SI2C1IE: I2C1 スレーブイベント割り込みイネーブルビット DS70184B_JP - p. -34 Preliminary 2008 Microchip Technology Inc.

35 セクション. 割り込み レジスタ -12: IEC2: 割り込みイネーブル制御レジスタ 2 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 TIE DMA4IE OC8IE OC7IE OCIE OC5IE ICIE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IC5IE IC4IE IC3IE DMA3IE C1IE C1RXIE SPI2IE SPI2EIE bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 TIE: Timer 割り込みイネーブルビット DMA4IE: DMA チャンネル 4 データ転送完了割り込みイネーブルビット OC8IE: 出力コンペアチャンネル 8 割り込みイネーブルビット OC7IE: 出力コンペアチャンネル 7 割り込みイネーブルビット OCIE: 出力コンペアチャンネル 割り込みイネーブルビット OC5IE: 出力コンペアチャンネル 5 割り込みイネーブルビット ICIE: 入力コンペアチャンネル 割り込みイネーブルビット IC5IE: 入力コンペアチャンネル 5 割り込みイネーブルビット IC4IE: 入力コンペアチャンネル 4 割り込みイネーブルビット IC3IE: 入力コンペアチャンネル 3 割り込みイネーブルビット DMA3IE: DMA チャンネル 3 データ転送完了割り込みイネーブルビット C1IE: ECAN1 イベント割り込みイネーブルビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -35

36 dspic33f ファミリリファレンスマニュアル レジスタ -12: IEC2: 割り込みイネーブル制御レジスタ 2 ( 続き ) bit 2 bit 1 bit 0 C1RXIE: ECAN1 データ受信準備完了割り込みイネーブルビット SPI2IE: SPI2 イベント割り込みイネーブルビット SPI2EIE: SPI2 エラー割り込みイネーブルビット DS70184B_JP - p. -3 Preliminary 2008 Microchip Technology Inc.

37 セクション. 割り込み レジスタ -13: IEC3: 割り込みイネーブル制御レジスタ 3 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 FLTAIE DMA5IE DCIIE DCIEIE QEIIE PWMIE C2IE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 C2RXIE INT4IE INT3IE T9IE T8IE MI2C2IE SI2C2IE T7IE bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit bit 5 bit 4 bit 3 FLTAIE: PWM フォルト A 割り込みイネーブルビット DMA5IE:DMA チャンネル 5 データ転送完了割り込みイネーブルビット DCIIE: DCI イベント割り込みイネーブルビット DCIEIE: DCI エラー割り込みイネーブルビット QEIIE: QEI イベント割り込みイネーブルビット PWMIE: PWM エラー割り込みイネーブルビット C2IE: ECAN2 イベント割り込みイネーブルビット C2RXIE: ECAN2 データ受信準備完了割り込みイネーブルビット INT4IE: 外部割り込み 4 イネーブルビット INT3IE: 外部割り込み 3 イネーブルビット T9IE: Timer9 割り込みイネーブルビット T8IE: Timer8 割り込みイネーブルビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -37

38 dspic33f ファミリリファレンスマニュアル レジスタ -13: IEC3: 割り込みイネーブル制御レジスタ 3 ( 続き ) bit 2 bit 1 bit 0 MI2C2IE: I2C2 マスタイベント割り込みイネーブルビット SI2C2IE: I2C2 スレーブイベント割り込みイネーブルビット T7IE: Timer7 割り込みイネーブルビット DS70184B_JP - p. -38 Preliminary 2008 Microchip Technology Inc.

39 セクション. 割り込み レジスタ -14: IEC4: 割り込みイネーブル制御レジスタ 4 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 C2TXIE C1TXIE DMA7IE DMAIE U2EIE U1EIE FLTBIE bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15-8 bit 7 bit bit 5 bit 4 bit 3 bit 2 bit 1 bit 0 C2TXIE: ECAN2 データ送信要求割り込みイネーブルビット C1TXIE: ECAN1 データ送信要求割り込みイネーブルビット DMA7IE: DMA チャンネル 7 データ転送完了割り込みイネーブルステータスビット DMAIE: DMA チャンネル データ転送完了割り込みイネーブルステータスビット U2EIE: UART2 エラー割り込みイネーブルビット U1EIE: UART1 エラー割り込みイネーブルビット FLTBIE: PWM フォルト B 割り込みイネーブルビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -39

40 dspic33f ファミリリファレンスマニュアル レジスタ -15: IPC0: 割り込み優先度制御レジスタ 0 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T1IP<2:0> OC1IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC1IP<2:0> INT0IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 T1IP<2:0>: Timer1 割り込み優先度ビット OC1IP<2:0>: 出力コンペアチャンネル 1 割り込み優先度ビット IC1IP<2:0>: 入力コンペアチャンネル 1 割り込み優先度ビット 未実装 : 0 として読み出し INT0IP<2:0>: 外部割り込み 0 優先度ビット DS70184B_JP - p. -40 Preliminary 2008 Microchip Technology Inc.

41 セクション. 割り込み レジスタ -1: IPC1: 割り込み優先度制御レジスタ 1 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T2IP<2:0> OC2IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC2IP<2:0> DMA0IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 T2IP<2:0>: Timer2 割り込み優先度ビット OC2IP<2:0>: 出力コンペアチャンネル 2 割り込み優先度ビット IC2IP<2:0>: 入力コンペアチャンネル 2 割り込み優先度ビット 未実装 : 0 として読み出し DMA0IP<2:0>: DMA チャンネル 0 データ転送完了割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -41

42 dspic33f ファミリリファレンスマニュアル レジスタ -17: IPC2: 割り込み優先度制御レジスタ 2 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 U1RXIP<2:0> SPI1IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 SPI1EIP<2:0> T3IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 U1RXIP<2:0>: UART1 受信割り込み優先度ビット SPI1IP<2:0>: SPI1 イベント割り込み優先度ビット SPI1EIP<2:0>: SPI1 エラー割り込み優先度ビット 未実装 : 0 として読み出し T3IP<2:0>: Timer3 割り込み優先度ビット DS70184B_JP - p. -42 Preliminary 2008 Microchip Technology Inc.

43 セクション. 割り込み レジスタ -18: IPC3: 割り込み優先度制御レジスタ 3 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 DMA1IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 AD1IP<2:0> U1TXIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit bit 10-8 bit 7 bit -4 bit 3 bit 2-0 DMA1IP<2:0>: DMA チャンネル 1 データ転送完了割り込み優先度ビット AD1IP<2:0>: ADC1 変換完了割り込み優先度ビット 未実装 : 0 として読み出し U1TXIP<2:0>: UART1 トランシーバ割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -43

44 dspic33f ファミリリファレンスマニュアル レジスタ -19: IPC4: 割り込み優先度制御レジスタ 4 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 CNIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 MI2C1IP<2:0> SI2C1IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11-7 bit -4 bit 3 bit 2-0 CNIP<2:0>: 入力状態変化通知割り込み優先度ビット MI2C1IP<2:0>: I2C1 マスタイベント割り込み優先度ビット 未実装 : 0 として読み出し SI2C1IP<2:0>: I2C1 スレーブイベント割り込み優先度ビット DS70184B_JP - p. -44 Preliminary 2008 Microchip Technology Inc.

45 セクション. 割り込み レジスタ -20: IPC5: 割り込み優先度制御レジスタ 5 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC8IP<2:0> IC7IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 AD2IP<2:0> INT1IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 IC8IP<2:0>: 入力コンペアチャンネル 8 割り込み優先度ビット IC7IP<2:0>: 入力コンペアチャンネル 7 割り込み優先度ビット AD2IP<2:0>: ADC2 変換完了割り込み優先度ビット 未実装 : 0 として読み出し INT1IP<2:0>: 外部割り込み 1 優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -45

46 dspic33f ファミリリファレンスマニュアル レジスタ -21: IPC: 割り込み優先度制御レジスタ U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T4IP<2:0> OC4IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 OC3IP<2:0> DMA2IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 T4IP<2:0>: Timer4 割り込み優先度ビット OC4IP<2:0>: 出力コンペアチャンネル 4 割り込み優先度ビット OC3IP<2:0>: 出力コンペアチャンネル 3 割り込み優先度ビット 未実装 : 0 として読み出し DMA2IP<2:0>: DMA チャンネル 2 データ転送完了割り込み優先度ビット DS70184B_JP - p. -4 Preliminary 2008 Microchip Technology Inc.

47 セクション. 割り込み レジスタ -22: IPC7: 割り込み優先度制御レジスタ 7 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 U2TXIP<2:0> U2RXIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 INT2IP<2:0> T5IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 U2TXIP<2:0>: UART2 トランシーバ割り込み優先度ビット U2RXIP<2:0>: UART2 受信割り込み優先度ビット INT2IP<2:0>: 外部割り込み 2 優先度ビット 未実装 : 0 として読み出し T5IP<2:0>: Timer5 割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -47

48 dspic33f ファミリリファレンスマニュアル レジスタ -23: IPC8: 割り込み優先度制御レジスタ 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 C1IP<2:0> C1RXIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 SPI2IP<2:0> SPI2EIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 C1IP<2:0>: ECAN1 イベント割り込み優先度ビット C1RXIP<2:0>: ECAN1 データ受信準備完了割り込みイネーブルビット SPI2IP<2:0>: SPI2 イベント割り込み優先度ビット 未実装 : 0 として読み出し SPI2EIP<2:0>: SPI2 エラー割り込み優先度ビット DS70184B_JP - p. -48 Preliminary 2008 Microchip Technology Inc.

49 セクション. 割り込み レジスタ -24: IPC9: 割り込み優先度制御レジスタ 9 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC5IP<2:0> IC4IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC3IP<2:0> DMA3IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 IC5IP<2:0>: 入力コンペアチャンネル 5 割り込み優先度ビット IC4IP<2:0>: 入力コンペアチャンネル 4 割り込み優先度ビット IC3IP<2:0>: 入力コンペアチャンネル 3 割り込み優先度ビット 未実装 : 0 として読み出し DMA3IP<2:0>: DMA チャンネル 3 データ転送完了割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -49

50 dspic33f ファミリリファレンスマニュアル レジスタ -25: IPC10: 割り込み優先度制御レジスタ 10 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 OC7IP<2:0> OCIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 OC5IP<2:0> ICIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 OC7IP<2:0>: 出力コンペアチャンネル 7 割り込み優先度ビット OCIP<2:0>: 出力コンペアチャンネル 割り込み優先度ビット OC5IP<2:0>: 出力コンペアチャンネル 5 割り込み優先度ビット 未実装 : 0 として読み出し ICIP<2:0>: 入力コンペアチャンネル 割り込み優先度ビット DS70184B_JP - p. -50 Preliminary 2008 Microchip Technology Inc.

51 セクション. 割り込み レジスタ -2: IPC11: 割り込み優先度制御レジスタ 11 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 TIP<2:0> DMA4IP<2:0> bit 15 bit 8 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 OC8IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7-3 bit 2-0 TIP<2:0>: Timer 割り込み優先度ビット DMA4IP<2:0>: DMA チャンネル 4 データ転送完了割り込み優先度ビット 未実装 : 0 として読み出し OC8IP<2:0>: 出力コンペアチャンネル 8 割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -51

52 dspic33f ファミリリファレンスマニュアル レジスタ -27: IPC12: 割り込み優先度制御レジスタ 12 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T8IP<2:0> MI2C2IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 SI2C2IP<2:0> T7IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 T8IP<2:0>: Timer8 割り込み優先度ビット MI2C2IP<2:0>: I2C2 マスタイベント割り込み優先度ビット SI2C2IP<2:0>: I2C2 スレーブイベント割り込み優先度ビット 未実装 : 0 として読み出し T7IP<2:0>: Timer7 割り込み優先度ビット DS70184B_JP - p. -52 Preliminary 2008 Microchip Technology Inc.

53 セクション. 割り込み レジスタ -28: IPC13: 割り込み優先度制御レジスタ 13 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 C2RXIP<2:0> INT4IP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 INT3IP<2:0> T9IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 C2RXIP<2:0>: ECAN2 データ受信準備完了割り込みイネーブルビット INT4IP<2:0>: 外部割り込み 4 優先度ビット INT3IP<2:0>: 外部割り込み 3 優先度ビット 未実装 : 0 として読み出し T9IP<2:0>: Timer9 割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -53

54 dspic33f ファミリリファレンスマニュアル レジスタ -29: IPC14: 割り込み優先度制御レジスタ 14 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 DCIEIP<2:0> QEIIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 PWMIP<2:0> C2IP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 DCIEIP<2:0>: DCI エラー割り込み優先度ビット QEIIP<2:0>: QEI 割り込み優先度ビット PWMIP<2:0>: PWM 割り込み優先度ビット 未実装 : 0 として読み出し C2IP<2:0>: ECAN2 イベント割り込み優先度ビット DS70184B_JP - p. -54 Preliminary 2008 Microchip Technology Inc.

55 セクション. 割り込み レジスタ -30: IPC15: 割り込み優先度制御レジスタ 15 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 FLTAIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 DMA5IP<2:0> DCIIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11-7 bit -4 bit 3 bit 2-0 FLTAIP<2:0>: PWM フォルト A 割り込み優先度ビット DMA5IP<2:0>: DMA チャンネル 5 データ転送完了割り込み優先度ビット 未実装 : 0 として読み出し DCIIP<2:0>: DCI イベント割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -55

56 dspic33f ファミリリファレンスマニュアル レジスタ -31: IPC1: 割り込み優先度制御レジスタ 1 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U2EIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 U1EIP<2:0> FLTBIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit bit 10-8 bit 7 bit -4 bit 3 bit 2-0 U2EIP<2:0>: UART2 エラー割り込み優先度ビット U1EIP<2:0>: UART1 エラー割り込み優先度ビット 未実装 : 0 として読み出し FLTBIP<2:0>: PWM フォルト B 割り込み優先度ビット DS70184B_JP - p. -5 Preliminary 2008 Microchip Technology Inc.

57 セクション. 割り込み レジスタ -32: IPC17: 割り込み優先度制御レジスタ 17 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 C2TXIP<2:0> C1TXIP<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 DMA7IP<2:0> DMAIP<2:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit -4 bit 3 bit 2-0 C2TXIP<2:0>: ECAN2 データ送信要求割り込み優先度ビット C1TXIP<2:0>: ECAN1 データ送信要求割り込み優先度ビット DMA7IP<2:0>: DMA チャンネル 7 データ転送完了割り込み優先度ビット 未実装 : 0 として読み出し DMAIP<2:0>: DMA チャンネル データ転送完了割り込み優先度ビット 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -57

58 dspic33f ファミリリファレンスマニュアル レジスタ -33: INTTREG: 割り込み制御およびステータスレジスタ U-0 U-0 U-0 U-0 R-0 R-0 R-0 R-0 ILR<3:0> bit 15 bit 8 U-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 VECNUM<:0> bit 7 bit 0 R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットをセット 0 = ビットをクリア x = ビットは未知 bit bit 11-8 bit 7 bit -0 ILR<3:0>: 新規 CPU 割り込み優先度ビット 1111 = CPU 割り込み優先度は = CPU 割り込み優先度は = CPU 割り込み優先度は 0 未実装 : 0 として読み出し VECNUM<:0>: 保留中割り込みのベクタ番号ビット = 保留中の割り込みベクタ番号は = 保留中の割り込みベクタ番号は = 保留中の割り込みベクタ番号は 8 DS70184B_JP - p. -58 Preliminary 2008 Microchip Technology Inc.

59 セクション. 割り込み.5 割り込みのセットアップ手順.5.1 初期化 下記の手順で割り込み要因を設定します 1. 割り込みのネスティングを行わない場合 NSTDIS 制御ビット (INTCON1<15>) をセットします 2. 割り込み要因のユーザ割り当て優先度を選択します ( 適切な IPCx 制御レジスタ内の制御ビットへ書き込む ) 優先度はアプリケーションと割り込み要因のタイプに依存します 1 レベルの優先度しか使用しない場合 有効にした全ての割り込み要因の IPCx レジスタ制御ビットを 0 以外の同一値へ設定します Note: デバイスリセットでは 全てのユーザ割り込み要因を優先度 4 に設定したものとして IPC レジスタが初期化されます 3. 対応する IFSx ステータスレジスタ内で 周辺モジュール割り込みに関連付けた割り込みフラグのステータスビットをクリアします 4. 対応する IECx 制御レジスタ内で 有効にする割り込み要因の割り込みイネーブル制御ビットをセットします.5.2 割り込みサービスルーチン ISR を宣言して割り込みベクタテーブル (IVT) を適正なベクタアドレスで初期化する方法は プログラミング言語 (C またはアセンブラ ) と アプリケーションの開発に使用する言語 - 開発ツールによって異なります 一般的にユーザアプリケーションは ISR で処理する割り込み要因に対応する適切な IFSx レジスタ内で割り込みフラグをクリアする必要があります これを怠ると アプリケーションは ISR ルーチン終了後即座にまた同じ ISR ルーチンを再開します ISR をアセンブラ言語でプログラミングする場合 このような動作を回避するために RETFIE 命令を使用して保存されている PC 値 SRL 値 以前の CPU 優先度をアンスタックする必要があります.5.3 トラップサービスルーチン トラップサービスルーチン (TSR) のコードは ISR と似ていますが TSR の再実行を回避するには INTCON1 レジスタ内で適切なトラップステータスフラグをクリアする必要があります.5.4 割り込みの無効化 下記の手順で割り込みを無効にします 1. PUSH 命令を使用して 現在の SR 値をソフトウェアスタックへプッシュします 2. SRL に対して値 0xE0 で論理 OR 演算を行って CPU を優先度 7 へ強制的に設定します ユーザ割り込みを再び有効にするには POP 命令を使用して以前の SR 値を復元します Note: 優先度 7 以下のユーザ割り込みだけが無効にできます トラップ要因 ( 優先度 8 ~ 15) を無効にする事はできません DISI 命令は優先度 1~ の割り込みだけを一定の期間無効にします DISI 命令は優先度 7 の割り込み要因を無効にしません 割り込み 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -59

60 dspic33f ファミリリファレンスマニュアル.5.5 サンプルコード 例 -1 のコードは 割り込みネスティングの有効化 Timer1 ~ Timer4 および入力状態変化通知割り込みのセットアップ ( 優先度 2 ~ に設定 ) ステータスレジスタによる割り込みの有効化 / 無効化する仕方を示しています このサンプルコード内に示した ISR コードは 割り込みをクリアする仕方を示しています 例 -1: 割り込みセットアップのサンプルコード void enableinterrupts(void) { /* Set CPU IPL to 0, enable level 1-7 interrupts */ /* No restoring of previous CPU IPL state performed here */ SRbits.IPL = 0; } return; void disableinterrupts(void) { /* Set CPU IPL to 7, disable level 1-7 interrupts */ /* No saving of current CPU IPL setting performed here */ SRbits.IPL = 7; } return; void initinterrupts(void) { /* Interrupt nesting enabled here */ INTCON1bits.NSTDIS = 0; /* Set Timer3 interrupt priority to (level 7 is highest) */ IPC2bits.T3IP = ; /* Set Timer2 interrupt priority to 5 */ IPC1bits.T2IP = 5; /* Set Change Notice interrupt priority to 4 */ IPC4bits.CNIP = 4; /* Set Timer4 interrupt priority to 3 */ IPCbits.T4IP = 3; /* Set Timer1 interrupt priority to 2 */ IPC0bits.T1IP = 2; /* Reset Timer1 interrupt flag */ IFS0bits.T1IF = 0; /* Reset Timer2 interrupt flag */ IFS0bits.T2IF = 0; /* Reset Timer3 interrupt flag */ IFS0bits.T3IF = 0; /* Reset Timer4 interrupt flag */ IFS1bits.T4IF = 0; /* Enable CN interrupts */ IEC1bits.CNIE = 1; DS70184B_JP - p. -0 Preliminary 2008 Microchip Technology Inc.

61 セクション. 割り込み 例 -1: 割り込みセットアップのサンプルコード ( 続き ) /* Enable Timer1 interrupt */ IEC0bits.T1IE = 1; /* Enable Timer2 interrupt (PWM time base) */ IEC0bits.T2IE = 1; /* Enable Timer3 interrupt */ IEC0bits.T3IE = 1; /* Enable Timer4 interrupt (replacement for Timer 2 */ IEC1bits.T4IE = 1; /* Reset change notice interrupt flag */ IFS1bits.CNIF = 0; } return; void attribute (( interrupt )) _T1Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer1 interrupt */ IFS0bits.T1IF = 0; void attribute (( interrupt )) _T2Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer2 interrupt */ IFS0bits.T2IF = 0; void attribute (( interrupt )) _T3Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer3 interrupt */ IFS0bits.T3IF = 0; void attribute (( interrupt )) _T4Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer4 interrupt */ IFS1bits.T4IF = 0; 割り込み void attribute (( interrupt )) _CNInterrupt(void) { /* Insert ISR Code Here*/ } /* Clear CN interrupt */ IFS1bits.CNIF = 0; 2008 Microchip Technology Inc. Preliminary DS70184B_JP - p. -1