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1 注意 : この日本語版文書は参考資料としてご利用ください 最新情報は必ずオリジナルの英語版をご参照願います 割り込み ハイライト 本セクションには以下の主要項目を記載しています 1.0 はじめに ノンマスカブルトラップ 割り込み処理タイミング 割り込み制御 / ステータスレジスタ 割り込みの設定手順 レジスタマップ 関連アプリケーションノート 改訂履歴 Microchip Technology Inc. DS D_JP - p. 1

2 DSPIC33/PIC24 ファミリリファレンスマニュアル 1.0 はじめに Note: ファミリリファレンスマニュアルの本セクションは デバイスデータシートの補足を目的としています 本書の内容は dspic33/pic24 ファミリの一部のデバイスには対応していません 本書の内容がお客様のご使用になるデバイスに対応しているかどうかは 最新デバイスデータシート内の 割り込みコントローラ の冒頭に記載している注意書きでご確認ください デバイスデータシートとファミリリファレンスマニュアルの各セクションは Microchip 社のウェブサイト ( からダウンロードできます dspic33/pic24 の割り込みコントローラは CPU に対する多数の周辺モジュールからの割り込み要求の中から 最も優先度の高い 1 つの割り込み要求を選択します 本モジュールは以下の特長を備えます 最大 8 つのプロセッサ例外とソフトウェアトラップ ユーザ選択可能な 7 レベルの優先度 最大 246 個のベクタを持つ割り込みベクタテーブル (IVT) 最大 246 個のベクタを持つ代替割り込みベクタテーブル (AIVT) 割り込みまたは例外要因の各々に一意のベクタを割り当て 同一ユーザ指定優先度を持つ要因間の優先順位は自然順序優先度に従う 割り込み処理の開始時と終了時のレイテンシが固定 1.1 割り込みベクタテーブル (IVT) プログラムメモリ内の IVT の配置を図 1-1 に示します IVT は 254 個のベクタを含み そのうち 8 個はノンマスカブルトラップベクタであり 残りが最大 246 個の割り込み要因です 一般的に 各割り込み要因には固有のベクタが割り当てられます 各割り込みベクタは 24 ビット幅のアドレスを格納します 各割り込みベクタ位置に書き込まれた値は 対応する割り込みサービスルーチン (ISR) の開始アドレスを指します 補助フラッシュを備えたデバイスでは 補助フラッシュメモリ内に 1 つの補助割り込みベクタが存在します この割り込みベクタは 補助フラッシュからプログラムを実行している時にトラップまたは有効な割り込みが発生した場合に実行する ISR の開始アドレス (24 ビット幅 ) を格納します 補助割り込みベクタが利用可能かどうかと その格納位置については 各デバイスデータシートの メモリ構成 と 割り込みコントローラ を参照してください 1.2 代替割り込みベクタテーブル (AIVT) 一部のデバイスは代替割り込みベクタテーブル (AIVT) を備えています AIVT は 割り込みベクタを書き換えずにアプリケーションとサポート環境間の切り換えを可能にする事によって エミュレーションとデバッグをサポートします この機能を使うと 実行時にアプリケーションを切り換えながら複数の異なるソフトウェアアルゴリズムを評価する事もできます AIVT は ブートセグメントを定義し かつ AIVT を有効にした場合にのみ利用できます AIVT を有効にするには コンフィグレーションレジスタの AIVTDIS ビット (FSEC<15>) と 特殊機能レジスタの AIVTEN ビット (INTCON2<8>) の両方をセットする必要があります ALTIVT ビットをセットすると 全ての割り込みおよび例外処理は既定値ベクタの代わりに代替ベクタを使います AIVT は BSLIM<12:0> ビットによって定義されたブートセグメントメモリセクションの最後のページの前半部の先頭から始まります 最後のページの後半部は使えなくなります AIVT を有効にする場合 ブートセグメントには 2 ページ以上が必要です BSLIM<12:0> ビットの単位は ページ である事に注意してください 例えば 3 ページのブートセグメントメモリを構成する場合 アプリケーションソフトウェアで BSLIM<12:0> = 0x1FFC に設定します 未プログラム状態では BSLIM<12:0> の全てのビットは 1 です 3 ページが必要な場合 最下位 (LSb) の 4 ビットを 0b1100 (0xC) に書き換え 最上位 (MSb) の 9 ビットは未プログラム状態のままにする事で BSLIM<12:0> = 0x1FFC に設定します 詳細は図 1-3 を参照してください DS D_JP - p Microchip Technology Inc.

3 割り込み 図 1-1: 割り込みベクタテーブル テーブルの下ほど自然順序優先度は低い IVT リセット GOTO 命令 0x リセット GOTO アドレス 0x オシレータ障害トラップベクタ 0x アドレスエラートラップベクタ 0x 一般ハードトラップベクタ 0x スタックエラートラップベクタ 0x00000A 算術エラートラップベクタ 0x00000C DMAC エラートラップベクタ 0x00000E 一般ソフトトラップベクタ 0x 予約済み 0x 割り込みベクタ 0 0x 割り込みベクタ 1 0x : : : : : : 割り込みベクタ 52 0x00007C 割り込みベクタ 53 0x00007E 割り込みベクタ 54 0x : : : : : : 割り込みベクタ 116 0x0000FC 割り込みベクタ 117 0x0000FE 割り込みベクタ 118 0x 割り込みベクタ 119 0x 割り込みベクタ 120 0x : : : : : : 割り込みベクタ 244 0x0001FC 割り込みベクタ 245 0x0001FE コードの先頭 0x 割り込みベクタの詳細は 各デバイスデータシート内の 割り込みコントローラ を参照してください 2015 Microchip Technology Inc. DS D_JP - p. 3

4 DSPIC33/PIC24 ファミリリファレンスマニュアル 図 1-2: 代替割り込みベクタテーブル テーブルの下ほど自然順序優先度は低い AIVT 予約済み BSLIM (1) + 0x 予約済み BSLIM (1) + 0x オシレータ障害トラップベクタ BSLIM (1) + 0x アドレスエラートラップベクタ BSLIM (1) + 0x 一般ハードトラップベクタ BSLIM (1) + 0x スタックエラートラップベクタ BSLIM (1) + 0x00000A 算術エラートラップベクタ BSLIM (1) + 0x00000C 予約済み BSLIM (1) + 0x00000E 一般ソフトトラップベクタ BSLIM (1) + 0x 予約済み BSLIM (1) + 0x 割り込みベクタ 0 BSLIM (1) + 0x 割り込みベクタ 1 BSLIM (1) + 0x : : : : : : 割り込みベクタ 52 BSLIM (1) + 0x00007C 割り込みベクタ 53 BSLIM (1) + 0x00007E 割り込みベクタ 54 BSLIM (1) + 0x : : : : : : 割り込みベクタ 116 BSLIM (1) + 0x0000FC 割り込みベクタ 117 BSLIM (1) + 0x0000FE 割り込みベクタ 118 BSLIM (1) + 0x 割り込みベクタ 119 BSLIM (1) + 0x 割り込みベクタ 120 BSLIM (1) + 0x : : : : : : 割り込みベクタ 244 BSLIM (1) + 0x0001FC 割り込みベクタ 245 BSLIM (1) + 0x0001FE 割り込みベクタの詳細は 各デバイスデータシート内の 割り込みコントローラ を参照してください Note 1: アドレスは BSLIM<12:0> で定義されたブートセグメントのサイズによって決まります [(BSLIM<12:0> 1) x 0x400] + オフセット DS D_JP - p Microchip Technology Inc.

5 割り込み 図 1-3: ブートセグメントメモリにおける AIVT の配置 1 st Page IVT (256 IW) Boot Segment (256 IW) 0x0004 0x01FE 0x0200 0x0400 0x nd Page Boot Segment (512 IW) AIVT (256 IW) (1) 0x0802 0x0804 Boot Segment 3 rd Page UNUSED (256 IW) 0x0A04 0x0A06 0x0C06 BSLIM<12:0> = 0x1FFC Note 1: AIVT を有効にするには コンフィグレーションビット AIVTDIS (FSEC<15>) をセットし BSLIM<12:0> ビット (FBSLIM) を設定します そして AIVTEN (INTCON2<8>) = 1 に設定する事で 割り込みベクタテーブルを IVT から AIVT に切り換えます 1.3 リセットシーケンス 割り込みコントローラはリセット処理に関与しないため デバイスリセットは厳密には例外処理ではありません dspic33/pic24 は リセット時にレジスタをクリアしてプログラムカウンタ (PC) を 0 に設定した後に 0x からプログラムの実行を開始します ユーザアプリケーションでリセットアドレスに GOTO 命令を書き込む事により プログラムの実行を適切な起動ルーチンにリダイレクトできます Note: IVT の未実装または未使用ベクタ位置には RESET 命令を実行する既定値割り込みハンドラルーチンのアドレスを書き込む必要があります 補助フラッシュを備えたデバイスでは オプションの設定により リセット位置を補助フラッシュに設定する事ができます 補助フラッシュが利用可能かどうかと リセット位置を補助フラッシュに設定する方法については 各デバイスデータシートの メモリ構成 と 特殊機能 を参照してください 2015 Microchip Technology Inc. DS D_JP - p. 5

6 DSPIC33/PIC24 ファミリリファレンスマニュアル 1.4 CPU 優先度ステータス CPU は 16 段階の優先度 (0 ~ 15) で動作できます 割り込みまたはトラップ要因の優先度がその時点の CPU 優先度よりも高い場合にのみ 例外処理が起動します 周辺モジュールおよび外部の割り込み要因は 優先度 1 ~ 7 に設定できます CPU 優先度 8 ~ 15 は トラップ要因向けに予約されています トラップとは ハードウェアおよびソフトウェア問題の検出を目的とするノンマスカブル割り込み要因です (2.0 ノンマスカブルトラップ 参照 ) 各トラップ要因の優先度は固定されており 1 つの優先度には 1 つのトラップだけが割り当てられます 優先度 0 に設定された割り込み要因は CPU 優先度よりも高くなる事がないため 実質的に無効になります 現在の CPU 優先度は 以下のステータスビットにより示されます CPU ステータスレジスタ (SR<7:5>) の CPU 割り込み優先度ステータスビット (IPL<2:0>) コア制御レジスタ (CORCON<3>) の CPU 割り込み優先度ステータスビット (IPL3) IPL<2:0> ステータスビットは読み書き可能です 従ってユーザアプリケーションでこれらのビットに書き込んで CPU 優先度を設定する事により その優先度以下の全ての割り込み要因を無効にできます 例えば IPL<2:0> = 011 に設定した場合 優先度 1/2/3 の全ての要因は CPU に対して割り込めません トラップイベントは 全てのユーザ割り込み要因よりも高い優先度を持ちます トラップイベントの実行中は IPL3 ビットがセットされます ユーザアプリケーションは IPL3 ビットをクリアできますが セットする事はできません アプリケーションによっては トラップ発生時に IPL3 ビットをクリアして トラップの原因となった命令の直後の命令とは異なる命令に分岐させる必要があります IPL<2:0> を 111 に設定する事により 全てのユーザ割り込みを無効にできます 1.5 割り込み優先度 周辺モジュール割り込み要因には 7 段階の優先度を割り当てる事ができます ユーザは IPCx レジスタ内の各ニブルの下位 3 ビットを使って 各割り込みに優先度を割り当てる事ができます 各ニブルの bit 3 は使われず 常に 0 として読み出されます これらのビットは各割り込みの優先度を定義します 割り当て可能な優先度は 1 ( 最低優先度 ) ~ 7 ( 最高優先度 ) です ある割り込み要因に対応する IPCx ビットを全てクリアすると その割り込み要因は実質的に無効 ( 優先度 0) になります 複数の割り込み要因に対して同一の優先度を割り当てる事ができます ユーザによって同一の優先度が割り当てられた複数の割り込み要因間の競合を解消するため 各割り込み要因には IVT 内の並び順に従う自然順序優先度が割り当てられています ( 割り込みベクタテーブルの正確な情報は 各デバイスデータシート内の 割り込み に記載しています ) 番号が若い割り込みベクタほど高い自然順序優先度を持ちます 保留中の割り込み要因の総合優先度は まずユーザアプリケーションが IPCx レジスタで割り当てた優先度に従い これが同じであれば IVT/AVT 内の自然順序優先度によって決まります 自然順序優先度は 同一のユーザアプリケーション割り当て優先度を持つ複数の割り込みが同時に保留状態にある場合にのみ それらの競合を回避するために使われます 優先度の競合が解消して例外処理が始まった後は これよりも高いユーザアプリケーション割り当て優先度を持つ割り込み要因だけが CPU に対して割り込めます すなわち 例外処理の実行中に 同一ユーザアプリケーション割り当て優先度を持ち自然順序優先度がより高い割り込みが新たに要求されても それらは実行中の例外処理が完了するまで全て保留されます 各割り込み要因には 7 段階の優先度を設定できます ユーザアプリケーションで優先度を設定する事により 自然順序優先度の低い割り込みに非常に高い総合優先度を持たせる事ができます 例えば 自然順序優先度が低い UART1 RX 割り込みに優先度 7 を設定し 逆に自然順序優先度が高い外部割り込み 0 (INT0) に優先度 1 を設定する事ができます Note: dspic33/pic24 の IVT/AIVT に含まれている周辺モジュールと割り込み要因はデバイスごとに異なります 本書には dspic33/pic24 ファミリの全デバイスを包括した全ての割り込み要因を記載しています 詳細は各デバイスのデータシートを参照してください DS D_JP - p Microchip Technology Inc.

7 2.0 ノンマスカブルトラップ 割り込み トラップはノンマスカブルでネストが可能な割り込みです トラップの優先度は固定されています トラップを使うと アプリケーションのデバッグ中と動作中に異常動作を修正できます トラップエラー発生時にユーザアプリケーションでトラップ条件の修正処理を実行しない場合 トラップベクタにはデバイスリセット用ソフトウェアルーチンのアドレスを書き込む必要があります そうでない場合 ユーザアプリケーションはトラップ条件修正サービスルーチンのアドレスをトラップベクタに書き込む必要があります dspic33/pic24 は以下のノンマスカブルトラップ要因を実装しています オシレータ障害トラップ スタックエラートラップ アドレスエラートラップ 算術エラートラップ DMACエラートラップ 一般ハードトラップ 一般ソフトトラップ多くのトラップ条件では トラップを引き起こした命令の実行が完了してから例外処理が始まります 従って トラップを引き起こした命令の動作をユーザアプリケーションで修正しなければならない場合があります 各トラップ要因の優先度は IVT/AIVT 内の順位によって決まります ( 優先度は固定されています ) オシレータ障害トラップが最高の優先度を持ち DMA コントローラ (DMAC) エラートラップが最低の優先度を持ちます ( 図 1-1 参照 ) さらに トラップ要因はソフトトラップとハードトラップに分類されます 2.1 ソフトトラップ DMAC エラートラップ ( 優先度 10) 算術エラートラップ ( 同 11) スタックエラートラップ ( 同 12) はソフトトラップに分類されます ソフトトラップは IVT/AIVT 内の順位によって優先度が決まるノンマスカブル割り込み要因と同様に扱う事ができます ソフトトラップは割り込みと同様に処理され 例外処理の前に検出と認識のために 2 サイクルを要します 従って ソフトトラップが認識される前に別の命令が実行される可能性があります スタックエラートラップ ( ソフトトラップ 優先度 12) スタックはリセット時に 0x1000 に初期化されます スタックポインタのアドレスが 0x1000 より小さいと スタックエラートラップが発生します スタックポインタに関連付けられたスタックリミットレジスタ (SPLIM) は リセット時に初期化されません SPLIM レジスタにワード書き込みをするまで スタックオーバーフローチェックは有効になりません W15 を使ってソースまたはデスティネーションポインタとして生成された全ての実効アドレス (EA) は SPLIM レジスタの値と比較されます EA が SPLIM レジスタの値より大きいと スタックエラートラップが発生します また EA の計算がデータ空間の終端 (0xFFFF) でロールオーバーした場合も スタックエラートラップが発生します スタックエラーは INTCON1 レジスタのスタックエラートラップステータスビット (STKERR) をポーリングする事により ソフトウェアで検出できます トラップサービスルーチン (TSR) への再入を防ぐため STKERR ステータスフラグをソフトウェアでクリアする必要があります 2015 Microchip Technology Inc. DS D_JP - p. 7

8 DSPIC33/PIC24 ファミリリファレンスマニュアル 算術エラートラップ ( ソフトトラップ 優先度 11) 算術エラートラップは 以下のイベントによって発生する可能性があります アキュムレータ A のオーバーフロー アキュムレータ B のオーバーフロー アキュムレータの致命的オーバーフロー ゼロ除算 ±16 ビットを超えるアキュムレータシフト (SFTAC) 動作 INTCON1 レジスタの以下の 3 ビットを設定する事で 3 種類のアキュムレータオーバーフロートラップを有効にできます INTCON1 レジスタのアキュムレータ A オーバーフロートラップイネーブルビット (OVATE) は アキュムレータ A のオーバーフローイベントに対するトラップを有効にします INTCON1レジスタのアキュムレータBオーバーフロートラップイネーブルビット (OVBTE) は アキュムレータ B のオーバーフローイベントに対するトラップを有効にします INTCON1 レジスタの致命的オーバーフロートラップイネーブルビット (COVTE) は アキュムレータ A または B の致命的オーバーフローイベントに対するトラップを有効にします これらのトラップが検出されると その内容に応じてINTCON1レジスタ内の以下のエラービットがセットされます - アキュムレータ A オーバーフロートラップフラグビット (OVAERR) - アキュムレータ B オーバーフロートラップフラグビット (OVBERR) - アキュムレータ A 致命的オーバーフロートラップフラグビット (COVAERR) - アキュムレータ B 致命的オーバーフロートラップフラグビット (COVBERR) アキュムレータ A ( または B) のオーバーフローとは アキュムレータ A ( または B) で bit 31 からの桁上げが発生した事を意味します 31 ビット飽和モードを有効にしているアキュムレータでは オーバーフローは発生しません 致命的オーバーフローとは どちらかのアキュムレータで bit 39 からの桁上げが発生した事を意味します アキュムレータ飽和 (bit 31 または 39) を有効にした場合 致命的オーバーフローは発生しません ゼロ除算トラップは無効にできません ゼロ除算は 除算命令を実行する REPEAT ループの初回実行時にチェックされます ゼロ除算が検出されると INTCON1 レジスタのゼロ除算エラーステータスビット (DIV0ERR) がセットされます アキュムレータシフトトラップは無効にできません SFTAC 命令を使うと リテラル値またはいずれかのワーキングレジスタ内の値を使ってアキュムレータをシフトできます シフト値が ±16 ビットを超えると算術エラートラップが発生し INTCON1 レジスタのアキュムレータシフトエラーステータスビット (SFTACERR) がセットされます この場合 SFTAC 命令は実行されますが シフト結果は対象のアキュムレータに書き込まれません 算術エラートラップは INTCON1レジスタの算術エラーステータスビット (MATHERR) をポーリングする事により ソフトウェアで検出できます トラップサービスルーチンへの再入を防ぐため MATHERR ステータスフラグをソフトウェアでクリアする必要があります MATHERR ステータスビットをクリアする前に トラップの発生原因となった全ての条件をクリアする必要があります アキュムレータオーバーフローによるトラップが発生した場合 SR レジスタのアキュムレータオーバーフロービット (OA または OB) をクリアする必要があります DMAC エラートラップ ( ソフトトラップ 優先度 10) ダイレクトメモリアクセス (DMAC) エラートラップは以下の条件で発生します RAM 書き込みコリジョン DMA 対応周辺モジュールの RAM 書き込みコリジョン書き込みコリジョンエラーは ノンマスカブル CPU トラップイベントを保証するためのシステム整合性に重大な影響を及ぼします CPU と DAM チャンネルが同時に同一アドレスに書き込みを試みた場合 CPU が優先されます (DMA 書き込みは無視 ) この場合 DMAC エラートラップが発生し INTCON1 レジスタの DMAC エラートラップステータスビット (DMACERR) がセットされます 一般ソフトトラップ ( 優先度 13) 一般ソフトトラップは INTCON3 レジスタ内のいずれかのビットがセットされた時に発生します INTCON3 レジスタ内の各ビットは それぞれ特定のトラップエラー条件に割り当てられています DS D_JP - p Microchip Technology Inc.

9 2.1.5 USB アドレスエラーソフトトラップ (UAE) 割り込み USB エンドポイントは全て RAM 内のバッファとして実装されます バッファには CPU と USB モジュールのどちらからもアクセスできます アプリケーションでは エンドポイントバッファ記述子テーブル (BDT) を使って エンドポイントバッファとその他のデータの位置を指定します エンドポイント BDT のサイズは 512 バイトです エンドポイント BDT は 各エンドポイントに対応するエントリ ( エンドポイント記述子 と呼ぶ ) を格納します エンドポイントバッファ記述子用の空間は エンドポイントが有効であっても無効であっても関係なく割り当てられます エンドポイント BDT の開始アドレスはアプリケーションで指定します この 32 ビットアドレスは UxBDTP1 UxBDTP2 UxBDTP3 レジスタで指定しますが アドレスを 512 バイト境界に配置する必要があります ( つまり アドレスの下位 9 ビットは 0 である事が必要です ) UxBDTP1 UxBDTP2 UxBDTP3 レジスタが未実装メモリ領域またはバッファの任意の 512 バイトを指すアドレスに初期化された場合 USB モジュールは未実装メモリにアクセスする結果となり USB アドレスエラーソフトトラップが発行されて UAE ビットがセットされます その他の情報については dspic33e/pic24e ファミリリファレンスマニュアル セクション 25. USB On-The-Go (OTG) (DS70571) を参照してください DMA アドレスエラーソフトトラップ (DAE) ダイレクトメモリアクセス (DMA) コントローラは 周辺モジュール用データレジスタとデータ空間 (SRAM) の間でデータを転送します DMA モジュールが未実装メモリアドレスにアクセスを試みると DMA アドレスエラーソフトトラップが発行され DAE ビットがセットされます その他の情報については dspic33e/pic24e ファミリリファレンスマニュアル セクション 22. ダイレクトメモリアクセス (DMA) (DS70348) を参照してください DO スタックオーバーフローソフトトラップ (DOOVR) 最大で 4 重にネストした DO ループをハードウェアで実行できます CORCON レジスタの DO レベルビット (DL<2:0>) は DO ループのネストの深さを示し DO スタックを指定するために使います これらのビットは DO ループがネストされるたびに自動的に更新されます DO レベルが 0 (DL<2:0> = 000) の場合 DO ループはネストされていない (DO ステートを保存する必要はない ) 事を意味します DO レベルが 4 (DL<2:0> = 100) の場合 既に 4 つの DO ループがネストされて処理中である事を示します DOスタックが既にフル状態 ( すなわちDL<2:0> = 100: 既に4つのDOループが処理中 ) である時にユーザがさらに DO ループのネストを試みた場合 DO スタックオーバーフローソフトトラップが発行されます (DOOVR = 1) DO 命令の実行によってトラップが発生した場合 その命令の実行前の DO ステートと DO スタックは変更されません ユーザはフォルト条件の復元を試みるか タスクを中止するか デバイスを単純にリセットする事ができます 2.2 ハードトラップ ハードトラップは優先度 13 ~ 15 の例外を含みます アドレスエラー ( 優先度 14) とオシレータエラー ( 同 15) はハードトラップです ソフトトラップと同様に ハードトラップもノンマスカブル割り込み要因です ただしソフトトラップとは異なり ハードトラップはトラップを引き起こした命令の実行後に CPU のコード実行を強制的に停止します 通常のプログラム実行フローは トラップが認識されて処理されるまで再開しません ハードトラップの優先度と競合 トラップの処理中に それよりも優先度の高いトラップが発生すると 処理中のトラップは割り込まれ 高優先度のトラップが認識 / 処理されます 低優先度トラップは 高優先度トラップの処理が終了するまで保留されます どのようなタイプのコード実行であっても 発生した各ハードトラップが認識 / 処理されるまで コード実行を再開する事はできません あるハードトラップが保留中 / 認識済み / 実行中のいずれかである時に これよりも低い優先度のハードトラップが発生した場合 高優先度トラップの処理が完了するまで低優先度トラップを認識できないため ハードトラップの競合が発生します ハードトラップ競合条件では デバイスが自動的にリセットされます リセットが発生すると リセット制御レジスタ (RCON<15>) のトラップリセットフラグステータスビット (TRAPR) がセットされるため ソフトウェアでリセットの発生を検出できます 詳細は dspic33e/pic24e ファミリリファレンスマニュアル セクション 08. リセット (DS70602) を参照してください 2015 Microchip Technology Inc. DS D_JP - p. 9

10 DSPIC33/PIC24 ファミリリファレンスマニュアル オシレータ障害トラップ ( ハードトラップ 優先度 15) オシレータ障害トラップイベントは以下の条件により発生します フェイルセーフクロックモニタ (FSCM) が有効な時に システムクロック源の喪失を検出した PLL を使って動作中に PLL ロックの喪失を検出した FSCM が有効な状態でパワーオンリセット (POR) が発生した時に PLL がロックに失敗したオシレータ障害トラップイベントは INTCON1 レジスタのオシレータ障害トラップビット (OSCFAIL) または OSCCON レジスタのクロック障害ビット (CF) をポーリングする事により ソフトウェアで検出可能です トラップサービスルーチンへの再入を防ぐため OSCFAIL ステータスフラグをソフトウェアでクリアする必要があります フェイルセーフクロック監視機能の詳細については dspic33e/pic24e ファミリリファレンスマニュアル セクション 07. オシレータ (DS70580) と dspic33e/pic24e ファミリリファレンスマニュアル セクション 30. デバイス構成等のデバイス全体に影響する各種の機能 (DS70618) を参照してください アドレスエラートラップ ( ハードトラップ 優先度 14) アドレスエラートラップが発生する可能性のある動作条件には以下が含まれます 不正な位置でデータワードフェッチを試みたこのような条件は 奇数の実効アドレス ( 最下位ビット (LSb) が 1 ) を使ってワードアクセスを行う命令を実行した場合に発生します dspic33/pic24 によるワードアクセスでは 必ず偶数アドレスの境界位置を指定する必要があります ビット操作命令が 奇数の実効アドレス ( 最下位ビット (LSb) が 1 ) で間接アドレス指定モードを使った 未実装のデータアドレス空間からデータフェッチを試みた BRA #literal 命令または GOTO #literal 命令の literal が未実装のプログラムメモリアドレスであった dsr/dsw ページが 0 の時に ページングによるアドレス指定でデータの読み出しまたは書き込みを試みた PCが未実装のプログラムメモリアドレスに変更された後に命令を実行した PC は 値をスタックに書き込んだ後に RETURN 命令を実行する事によって変更できます アドレスエラートラップが発生すると データの破損を防ぐために データ空間への書き込みは禁止されます アドレスエラーは ADDRERR ステータスビット (INTCON1<3>) をポーリングする事により ソフトウェアで検出できます トラップサービスルーチンへの再入を防ぐため ADDRERR ステータスフラグをソフトウェアでクリアする必要があります Note: MAC クラスの命令では データ空間が X 領域と Y 領域に分割されます このような命令では 全ての Y 領域も未実装 X 領域として扱われ 全ての X 領域も未実装 Y 領域として扱われます 一般ハードトラップ 一般ハードトラップは以下の条件で発生します INTCON2 レジスタの SWTRAP ビットがセットされた INTCON4 レジスタのいずれかのビットがセットされた Note: ユーザが SWTRAP ビット (INTCON2<13>) を 1 にセットすると SGHT ビット (INTCON4<0>) が自動的に 1 にセットされ これによりコード実行は一般ハードトラップハンドラへ移行します トラップハンドラ内では トラップの再入を防ぐために SWTRAP および SGHT ビットの両方をクリアする ( 0 に設定する ) 必要があります DS D_JP - p Microchip Technology Inc.

11 割り込み 2.3 割り込み命令の無効化 DISI ( 割り込み無効化 ) 命令は 最大で 命令サイクルの割り込みを無効にします この命令は 処理時間が重視されるコードセグメントを実行する際に便利です DISI 命令は優先度 1~6の割り込みだけを無効にします 優先度 7の割り込みと全てのトラップイベントは DISI 命令がアクティブであっても CPU に割り込む事ができます DISI 命令は CPU 内の割り込み無効化カウント (DISICNT) レジスタと連動します DISICNT レジスタが 0 以外の時 優先度 1 ~ 6 の割り込みは無効です DISICNT レジスタは 命令サイクルごとに 1 つデクリメントします DISICNT レジスタが 0 までデクリメントすると 優先度 1 ~ 6 の割り込みが再び有効になります DISI 命令で指定する値には PSV アクセスや命令ストール等によって発生する全てのサイクルが含まれます DISICNT レジスタは読み書き可能です ユーザアプリケーションで DISICNT レジスタをクリアする事により 先に実行した DISI 命令の効果を早期に終了できます あるいは DISINCT レジスタに値を書き込むか加算する事により 割り込み無効化期間を延長できます DISICNT レジスタが既に 0 である場合 0 以外の値を書き込んで割り込みを無効にする事はできません 割り込みを無効にするには 最初に DISI 命令を実行する必要があります DISI 命令を実行してから DISICNT レジスタがゼロまでデクリメントするまでの間であれば ユーザアプリケーションで DISINCT レジスタの値を変更して割り込み無効化期間を延長できます DISI 命令の効果によって割り込みが無効になると INTCON2レジスタのDISI 命令ステータスビット (DISI) がセットされます Note: DISI 命令を使うと ユーザ割り込み要因を簡単に無効にできます ( ただし それらの要因中に CPU 優先度 7 の要因が含まれていない場合 ) グローバル割り込みイネーブル (GIE) ビット グローバル割り込みイネーブルビット (GIE) を使うと 全ての割り込みを一括で有効または無効にできます GIE ビットをクリアした場合の割り込みコントローラの挙動は CPU の IPLx ビット ( レジスタ 4-1 参照 ) を 7 に設定した場合と同様となり トラップを除く全ての割り込みが無効になります GIE ビットを再びセットすると割り込みコントローラは IPL 値に基づいて動作し システムは 以前の割り込み優先度ビットの設定に応じて 以前の動作ステートに戻ります Note 1: GIE ビットを変更しても CPU の IPLx ビットは変更されません 2: GIE ビットをクリアしてから割り込みが無効になるまでに 1 サイクルの遅延が生 じます 2015 Microchip Technology Inc. DS D_JP - p. 11

12 DSPIC33/PIC24 ファミリリファレンスマニュアル 2.4 割り込み動作 全ての割り込みイベントフラグは各命令サイクルで監視されます 保留中の割り込み要求 (IRQ) は IFSx レジスタ内のフラグビット = 1 によって示されます 割り込みイネーブル制御 (IECx) レジスタ内の対応するビットがセットされていれば IRQ によって割り込みが発生します IRQ が検出された命令サイクルの残りの期間中に 保留中の全ての IRQ の優先度が評価されます CPU が IRQ に応答する際 実行中の命令は中断されません すなわち IRQ が検出された時に実行中であった命令が完了してから 割り込みサービスルーチン (ISR) が実行されます 現在のプロセッサ優先度 (IPL<2:0> ステータスビット (SR<7:5>)) よりも高いユーザ割り当て優先度を持つ保留 IRQ が存在すると プロセッサに対する割り込みが発生します この場合プロセッサは 以下の情報をソフトウェアスタックに保存します 現在のプログラムカウンタ (PC) の値 割り込みサイクルの開始直前に下位バイトプロセッサステータスレジスタ (SRL) に格納されていたプロセッサ優先度 (IPL<2:0>) の値 IPL3 ステータスビット (CORCON<3>) の値 SFA: スタックフレームアクティブ (CORCON<2>) これにより 戻り PC アドレス値 MCU ステータスビット 現在のプロセッサ優先度が自動的に保存されます これらの情報をスタックに保存した後に CPU はその保留割り込みの優先度を IPL<2:0> ビットに書き込みます この動作は RETFIE 命令によって ISR が終了するまでの間 その ISR の優先度以下の全ての割り込みを無効にします 図 2-1: 割り込みイベントのスタック動作 Stack Grows Toward Higher Address <Free Word> SR<7:0> IPL3 PC<22:16> PC<15:1> SFA W15 (after call) (2) W15 (before call) (1) Note 1: SFA は論理 HIGH 状態 DS D_JP - p Microchip Technology Inc.

13 2.4.1 割り込みからの復帰 割り込み RETFIE ( 割り込みからの復帰 ) 命令は 割り込みシーケンス開始前のプロセッサの状態と優先度を復元するために PC 戻りアドレス IPL3 ステータスビット SFA ビット SRL レジスタをアンスタックします 割り込みのネスティング 既定値状態では割り込みのネスティングが可能です つまり 実行中の ISR よりも高いユーザアプリケーション割り当て優先度を持つ割り込み要因は その ISR に割り込む事ができます 割り込みのネスティングは INTCON1 レジスタの割り込みネスティングディセーブルビット (NSTDIS) をセットする事により無効にできます NSTDIS 制御ビットをセットすると 実行中の割り込みは常に IPL<2:0> を 111 に設定します ( すなわち CPU 優先度を強制的に 7 に設定します ) この操作は RETFIE 命令によって実行中の ISR が終了するまでの間 他の割り込み要因をマスクします 割り込みネスティングを無効にした場合 ユーザアプリケーション割り当て割り込み優先度 (IPL) は 保留中の割り込み間で競合を解消する以外の効果を持ちません また IPL<2:0> ビット (SR<7:5>) は読み出し専用になります これにより ユーザアプリケーションが IPL<2:0> を 111 ( 優先度 7) より低い値に設定してしまう事 ( すなわち割り込みのネスティングを実質的に有効にしてしまう事 ) を防ぎます 図 2-2 に ネスティングされた割り込みシーケンスの代表例を示します この例では 2 つの周辺モジュールと代替ワーキングレジスタを使っています 一部のデバイスは代替ワーキングレジスタを備えていません デバイスが代替ワーキングレジスタ機能を備えているかどうかは そのデバイスのデータシートを参照してください この例では Timer1 (T1IP) の割り込み優先度は 4 に設定され PWM1 モジュール (PWM1IP) の割り込み優先度は 6 に設定されています 従って PWM1 モジュールの方が Timer1 よりも高優先度です 加えて 代替ワーキングレジスタセット 1 の優先度は 4 に設定され 代替ワーキングレジスタセット 2 の優先度は 6 に設定されています 代替ワーキングレジスタセットの詳細は dspic33e/pic24e ファミリリファレンスマニュアル セクション 02. CPU (DS70359) を参照してください 図 2-2 に示すように アプリケーションは 既定値ワーキングレジスタを使ってメインアプリケーションコード内で始まります Timer1 モジュールによって割り込みが発生すると 即座に Timer1 割り込みフラグ (T1IF) がセットされます Timer1 の割り込み優先度は FALTREG レジスタの CTXT1 および CTXT2 ビットフィールドの値と比較されます 上記のように Timer1 の割り込み優先度 (T1IP) は ワーキングレジスタセット 1 の割り込み優先度 (CTXT1) と同じです 従って Timer1 ISR の処理には代替ワーキングレジスタセット 1 が使われます Timer1 ISR の実行中に PWM1 モジュールによって割り込みが発生し PWM1 の割り込みフラグ (PWM1IF) がセットされます PWM1 モジュールは Timer1 よりも高い優先度を持つため コードは PWM1 ISR の処理へジャンプします PWM1 の割り込み優先度 (PWM1IP) は CTXT1 および CTXT2 と比較されます PWM1 の割り込み優先度は CTXT2 に等しいため PWM ISR の処理にはワーキングレジスタセット 2 が使われます PWM1 ISR の処理が終了すると PWM1IF フラグはクリアされ RETFIE ( 割り込みからの復帰 ) 命令がプログラムカウンタとステータスレジスタをアンスタックします これにより プロセッサは この割り込みシーケンスが始まる前の状態に戻ります 制御が Timer1 ISR に返され これにより代替ワーキングレジスタセット 1 が再び使われます Timer1 ISR が処理を完了すると T1IF フラグがクリアされ RETFIE 命令が再び呼び出されます これによりアプリケーションは初期状態に戻り 次の周辺モジュール割り込みが発生するまで既定値のワーキングレジスタセットを使います Note: 代替ワーキングレジスタをオプションとして提供するデバイスでは 割り込みのネスティングを無効にした特殊なケースで代替ワーキングレジスタを使うべきではありません 2015 Microchip Technology Inc. DS D_JP - p. 13

14 DSPIC33/PIC24 ファミリリファレンスマニュアル 図 2-2: ネスティングした割り込みシーケンス 1st Interrupt Occurs MAIN APP Working Registers 2nd Interrupt Occurs Timer1 ISR Alternate Working Register Set 1 PWM1 ISR Alternate Working Register Set 2 1. 第 1 の割り込み処理 a) Timer1 割り込みフラグ (T1IF) がセットされる b) T1IP は FALTREG レジスタの CTXT1 およびCTXT2ビットの両方と比較される c) T1IP は CTXT1 に等しいため 代替ワーキングレジスタセット 1 が Timer1 ISR の処理に使われる d) Timer1 ISR の処理中に PWM1 割り込みフラグ (PWM1IF) がセットされる e) PWM ISR から戻る f) Timer1 ISR 処理を再開し 完了する T1IF フラグがクリアされる g) RETFIE ( 割り込みからの復帰 ) 命令がプログラムカウンタとステータスレジスタをアンスタックする事で 処理は第 1 の割り込みシーケンスが始まる前の状態に戻る -メインアプリケーションと既定値ワーキングレジスタに戻る 2. 第 2 の割り込み処理 a) PWM1IP は FALTREG レジスタの CTXT1 および CTXT2 ビットの両方と比較される b) PWM1IP は CTXT2 に等しいため 代替ワーキングレジスタセット 2 が PWM1 ISR の処理に使われる c) PWM1 ISR の処理が完了し PWM1IF フラグがクリアされる d) RETFIE ( 割り込みからの復帰 ) 命令がプログラムカウンタとステータスレジスタをアンスタックする事で 処理は第 2 の割り込みシーケンスが始まる前の状態に戻る Note: 図 2-2 の例は アプリケーションソフトウェアが例 2-1 に示す設定用コードを含んでいると想定しています 例 2-1: コンフィグレーションレジスタの設定 _FALTREG (CTXT1_IPL4 & CTXT2_IPL6); // Where CTXT1 represents IPL for working register set 1 // and CTXT2 represents IPL for working register set 2 IPC0bits.T1IP = 4; // Timer1 interrupt priority level = 4 IPC23bits.PWM1IP = 6; // PWM1 interrupt priority level = 6 DS D_JP - p Microchip Technology Inc.

15 割り込み 2.5 スリープおよびアイドルからの復帰 IECx レジスタ内の制御ビットで有効にされた割り込み要因は いずれもプロセッサをスリープまたはアイドルから復帰させる事ができます ある要因の割り込みステータスフラグがセットされ かつ IEC 制御レジスタ内の対応するビットでその割り込み要因が有効にされている場合 復帰信号が dspic33/pic24 CPU へ送られます デバイスがスリープまたはアイドルから復帰すると 次のいずれかの動作が発生します その要因の割り込み優先度が現在の CPU 優先度よりも高い場合 プロセッサは割り込みを処理します ( すなわち その割り込み要因の ISR に分岐します ) その要因に対してユーザアプリケーションが割り当てた割り込み優先度が現在の CPU 優先度以下である場合 プロセッサは CPU をスリープまたはアイドルに移行させた PWRSAV 命令の直後の命令から動作を再開します Note: 優先度 0 を割り当てられたユーザ割り込み要因は実質的に無効であるため CPU をスリープまたはアイドルから復帰させる事はできません 割り込みを復帰要因として使うには そのユーザ割り込み要因に 1 以上の優先度を割り当てる必要があります 2.6 外部割り込みサポート dspic33/pic24 は 最大で 5 つの外部割り込みピン要因 (INT0 ~ INT4) をサポートします 各外部割り込みピンは 割り込みイベント検出用のエッジ検出回路を備えます INTCON2 レジスタは 各エッジ検出回路の極性を選択するための 5 つの制御ビット (INT0EP ~ INT4EP) を備えます これらのビットにより 各外部割り込みピンの極性 ( 立ち上がり / 立ち下がりのどちらのエッジで CPU に割り込むか ) を個別に設定できます 詳細はレジスタ 4-4 を参照してください アナログ - デジタルコンバータ (ADC) の外部変換要求 一部のデバイスでは INT0 外部割り込み要求ピンは ADC 向けの外部変換要求信号ピンとしても使えます INT0 割り込み要因と同様に ADC 外部変換要求でもエッジ極性を選択できます 2015 Microchip Technology Inc. DS D_JP - p. 15

16 DSPIC33/PIC24 ファミリリファレンスマニュアル 3.0 割り込み処理タイミング サイクル命令に対する割り込みレイテンシ 図 3-1に 1サイクル命令の実行中に周辺モジュール割り込みが要求された場合のイベントシーケンスを示します 割り込み処理には 10 命令サイクルを要します 図の各割り込み処理サイクルには 参照番号 ( 丸囲み番号 ) を表記しています 命令サイクル中に周辺モジュール割り込みが発生すると 割り込みフラグステータスビットがセットされます 実行中の命令はこの命令サイクル内で完了します 割り込み発生の次の命令サイクル2では PC と下位バイトステータスレジスタ (SRL) の内容をテンポラリバッファレジスタに保存します この命令サイクル2では 2 サイクル命令に対する割り込みシーケンスとの整合性を保つために NOP を実行します (3.2 2 サイクル命令に対する割り込みレイテンシ 参照 ) 命令サイクル3では 割り込み要因のベクタテーブルアドレスを PC に書き込み ISR の開始アドレスをフェッチします 命令サイクル4では PC に ISR アドレスを書き込みます このサイクルは NOP として実行し この間に ISR 内の先頭命令をフェッチします 図 3-1: 1 サイクル命令実行中に割り込みが発生した場合のタイミング Instruction Executed PC PC + 2 Vector # ISR INST INST FNOP FNOP FNOP FNOP Fetch FNOP FNOP (PC 2) (PC) Vector ISR Fetch FNOP FNOP ISR Interrupt Flag Status bit CPU IRQ CPU Priority Peripheral Interrupt Event Occurs At or Before Midpoint of this Cycle Save PC in Temporary Buffer PUSH Low 16 bits of PC (from temporary buffer) PUSH SRL and High 8 bits of PC (from temporary buffer) DS D_JP - p Microchip Technology Inc.

17 割り込み サイクル命令に対する割り込みレイテンシ 2 サイクル命令実行中の割り込みレイテンシは 1 サイクル命令の場合と同じです 割り込み処理のサイクル1と2により 2 サイクル命令の動作を完了する事ができます 図 3-2 は 2 サイクル命令実行前のサイクル中に周辺モジュール割り込みイベントが発生した場合のタイミング図です 図 3-3 は 2 サイクル命令の第 1 サイクル実行中に周辺モジュール割り込みイベントが発生した場合のタイミング図です この場合の割り込み処理は 1 サイクル命令の場合 (3.1 1 サイクル命令に対する割り込みレイテンシ 参照 ) と同じです 図 3-2: 2 サイクル命令実行前のサイクル中に割り込みが発生した場合のタイミング PC PC + 2 Vector # ISR INST Executed Interrupt Flag Status bit INST (PC 2) INST 1st Cycle INST 2nd Cycle FNOP FNOP FNOP Fetch Vector FNOP FNOP ISR Fetch FNOP FNOP ISR CPU IRQ CPU Priority Peripheral Interrupt Event Occurs At or Before Midpoint of this Cycle Save PC in Temporary Buffer PUSH Low 16 bits of PC (from temporary buffer) PUSH SRL and High 8 bits of PC (from temporary buffer) 図 3-3: 2 サイクル命令の第 1 サイクル実行中に割り込みが発生した場合のタイミング PC PC + 2 Vector # ISR INST Executed nterrupt Flag Status bit INST (PC 2) INST 1st Cycle INST 2nd Cycle FNOP FNOP FNOP Fetch Vector FNOP FNOP ISR Fetch FNOP FNOP ISR ISR + 2 CPU IRQ CPU Priority Peripheral Interrupt Event Occurs At or Before Midpoint of this Cycle Save PC in Temporary Buffer PUSH Low 16 bits of PC (from temporary buffer) PUSH SRL and High 8 bits of PC (from temporary buffer) 2015 Microchip Technology Inc. DS D_JP - p. 17

18 DSPIC33/PIC24 ファミリリファレンスマニュアル 3.3 割り込みからの戻り 図 3-4: 割り込みからの戻りのタイミング 割り込みから戻るには プログラムで RETFIE 命令を呼び出す必要があります RETFIE 命令のサイクル1と2では PC と SRL レジスタの内容をスタックからポップします サイクル3では 更新されたプログラムカウンタが指すアドレスの命令をフェッチします このサイクルは NOP 命令として実行します サイクル4では 割り込み発生位置からプログラム実行を再開します TCY INST Executed ISR Last Instruction RETFIE RETFIE 2nd Cycle FNOP FNOP FNOP FNOP PC PC ISR ISR + 2 PC CPU Priority 例外レイテンシ 割り込みレイテンシは 固定レイテンシまたは可変レイテンシとして選択できます 例外プロセスは これら 2 つのモードのどちらかで実行できます このモードは コア制御レジスタの VAR ビット (CORCON<15>) の状態によって決まります 固定レイテンシ (VAR = 0 かつ CPU が最優先マスタ ) VAR = 0 ( 既定値のリセット状態 ) かつ CPU が最高優先度の EDS バスマスタ (MSTRPR<2:0> = 000) である場合 CPU は優先度の高い例外に対しても常に一定のレイテンシで応答します 割り込みレイテンシとは 割り込みが認識されてから ISR の先頭命令が実行されるまでの遅延時間を意味します 固定レイテンシモードでは TBLRDx 命令や PSV アクセスを要求する命令を含む全ての命令に対して 割り込みレイテンシは一定です ただし以下の状況では 割り込みレイテンシが変化します PSV を介してデータにアクセスする MOV.D 命令では 次の PSV フェッチを完了するために 1 サイクルが追加されます ストールサイクルに関連する TBLRDx または PSV アクセス命令では 1 サイクルが追加されます PSV アクセスの繰り返し実行では 最後の繰り返しで 1 サイクルが追加されます 可変レイテンシ (VAR = 1 かつ CPU が最優先マスタ ) VAR = 1 かつ CPU が最高優先度の EDS バスマスタ (MSTRPR<2:0> = 000) である場合 CPU は全ての例外に対して可変レイテンシで応答します 複数の割り込みを有効にしてデバイスをネスト無効モードで動作させる場合 割り込みの処理中に それよりも高い優先度を持つ割り込み要求が発生する可能性があります 従って 最も長い ISR を実行するのに必要な時間を最大レイテンシに追加する必要があります VAR = 0 の場合 例外処理には 13 命令サイクルのフラッシュアクセス時間 (60 MHz の動作速度で 216 ns) が要求されます VAR = 1 の場合 例外処理時間は一定ではなく 9 ~ 13 命令サイクルのフラッシュアクセス時間 (60 MHz の動作速度で 150 ~ 216 ns) が要求されます DS D_JP - p Microchip Technology Inc.

19 割り込み 3.5 割り込みレイテンシに関する特殊な条件 dspic33/pic24 では 命令の実行中に発生した周辺モジュール割り込み要因を保留して 命令の実行を完了させる事ができます 1 サイクル命令と 2 サイクル命令の割り込みレイテンシはどちらも同じです しかし 割り込みの発生タイミングによっては 割り込みレイテンシが 1 サイクル増える場合があります アプリケーションがこのようなレイテンシの変化を受け付けない場合 以下の動作を避ける必要があります PSV を使ってプログラムメモリ空間内の値にアクセスする MOV.D 命令の実行 2 サイクル命令に対する命令ストールサイクルの追加 PSV アクセスを行う 1 サイクル命令に対する命令ストールサイクルの追加 PSV を使ってプログラムメモリ空間内の値にアクセスするビットテストおよびスキップ命令 (BTSC BTSS) 2015 Microchip Technology Inc. DS D_JP - p. 19

20 DSPIC33/PIC24 ファミリリファレンスマニュアル 4.0 割り込み制御 / ステータスレジスタ 割り込みコントローラは以下のレジスタを使います INTCON1: 割り込み制御レジスタ 1( レジスタ 4-3 ~レジスタ 4-6) これらのレジスタは グローバルな割り込み機能を制御します レジスタ名内の x はレジスタ番号を表します - INTCON1: 割り込み制御レジスタ 1 は 割り込みネスティングディセーブルビット (NSTDIS) と プロセッサトラップ要因の制御 / ステータスフラグを格納します - INTCON2: 割り込み制御レジスタ 2 は 外部割り込み要求信号の挙動と代替割り込みベクタテーブルの使用を制御します - INTCON3: 割り込み制御レジスタ 3 は ソフトトラップステータスビットを制御します - INTCON4: 割り込み制御レジスタ 4 は ソフトウェアが生成するハードトラップのステータスビットを制御します IFSx: 割り込みフラグステータスレジスタ (1) 全ての割り込み要求フラグは IFSx レジスタに格納されます ( x はレジスタ番号 ) 各割り込み要因にはステータスビットが割り当てられています これらのステータスビットは 対応する周辺モジュールまたは外部信号によりセットされ ソフトウェアでクリアします IECx: 割り込みイネーブル制御レジスタ (1) 全ての割り込みイネーブル制御ビットは IECx レジスタに格納されます ( x はレジスタ番号 ) これらの制御ビットを使うと 周辺モジュールまたは外部信号からの割り込みを個別に有効にできます IPCx: 割り込み優先度制御レジスタ (1) 各ユーザ割り込み要因には 7 段階の優先度を割り当てる事ができます IPCx レジスタは 各割り込み要因の割り込み優先度 (IPL) を設定します INTTREG: 割り込み制御 / ステータスレジスタこのレジスタは 対応する割り込みベクタ番号と 新しい CPU 割り込み優先度を格納します これらはベクタ番号 (VECNUM<7:0>) および割り込み優先度 (ILR<3:0>) ビットフィールドにラッチされます 新しい割り込み優先度とは 保留中割り込みの優先度の事です SR: ステータスレジスタ SR そのものは割り込みコントローラハードウェアの一部ではありませんが 現在の CPU 優先度を示す IPL<2:0> ステータスビット (SR<7:5>) を格納しています ユーザアプリケーションでこの IPLx ビットに書き込む事により 現在の CPU 優先度を変更できます CORCON: コア制御レジスタ CORCON レジスタそのものは割り込みコントローラハードウェアの一部ではありませんが 現在の CPU 優先度を示す IPL3 ステータスビットを格納しています IPL3 は読み出し専用ビットであるため ユーザアプリケーションでトラップイベントをマスクする事はできません FALTREG: 代替ワーキングレジスタセット優先度レジスタ FALTREG レジスタは割り込みコントローラハードウェアの一部ではありませんが 割り込みサービスルーチン (ISR) 処理専用に使える代替ワーキングレジスタセットの割り込み優先度 (CTXT1 および CTXT2 ビットフィールド ) を格納しています この後に各レジスタの詳細な説明を記載しています Note: 割り込み要因の総数とタイプはデバイスごとに異なります 詳細は各デバイスのデータシートを参照してください DS D_JP - p Microchip Technology Inc.

21 割り込み レジスタ 4-1: SR: ステータスレジスタ R-0 R-0 R/C-0 R/C-0 R-0 R/C-0 R-0 R-0 OA OB SA SB OAB SAB DA DC bit 15 bit 8 R/W-0 R/W-0 R/W-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0 IPL2 (1,2) IPL1 (1,2) IPL0 (1,2) RA N OV Z C bit 7 bit 0 凡例 : C = クリア可能ビット R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15-8 割り込みコントローラには使用せず (SR ビットについては dspic33e/pic24e ファミリリファレンスマニュアル セクション 02. CPU (DS70359) 参照してください ) bit 7-5 IPL<2:0>: CPU 割り込み優先度ステータスビット (1,2) bit = CPU 割り込み優先度は 7 (15) ( ユーザ割り込みは無効 ) 110 = CPU 割り込み優先度は 6 (14) 101 = CPU 割り込み優先度は 5 (13) 100 = CPU 割り込み優先度は 4 (12) 011 = CPU 割り込み優先度は 3 (11) 010 = CPU 割り込み優先度は 2 (10) 001 = CPU 割り込み優先度は 1 (9) 000 = CPU 割り込み優先度は 0 (8) 割り込みコントローラには使用せず (SR ビットについては dspic33e/pic24e ファミリリファレンスマニュアル セクション 02. CPU (DS70359) 参照してください ) Note 1: IPL<2:0> ビットは IPL<3> ビット (CORCON<3>) と連結して CPU 割り込み優先度を構成します カッコ内の値は IPL<3> = 1 の場合の優先度です 2: NSTDIS (INTCON1<15>) = 1 の場合 IPL<2:0> ステータスビットは読み出し専用です 2015 Microchip Technology Inc. DS D_JP - p. 21

22 DSPIC33/PIC24 ファミリリファレンスマニュアル レジスタ 4-2: CORCON: コア制御レジスタ R/W-0 U-0 R/W-0 R/W-0 R/W-0 R-0 R-0 R-0 VAR US1 US0 EDT DL2 DL1 DL0 bit 15 bit 8 R/W-0 R/W-0 R/W-1 R/W-0 R/C-0 R-0 R/W-0 R/W-0 SATA SATB SATDW ACCSAT IPL3 (1) SFA RND IF bit 7 bit 0 凡例 : C = クリア可能ビット R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15 VAR: 例外処理可変レイテンシ制御ビット 1 = 例外処理レイテンシを可変にする 0 = 例外処理レイテンシを固定にする ( 詳細は 3.4 例外レイテンシ 参照 ) bit 14-4 割り込みコントローラには使用せず (SR ビットについては dspic33e/pic24e ファミリリファレンスマニュアル セクション 02. CPU (DS70359) 参照してください ) bit 3 IPL3: CPU 割り込み優先度ステータスビット 3 (1) bit = CPU 割り込み優先度は 8 以上 0 = CPU 割り込み優先度は 7 以下割り込みコントローラには使用せず (SR ビットについては dspic33e/pic24e ファミリリファレンスマニュアル セクション 02. CPU (DS70359) 参照してください ) Note 1: IPL3 ビットは IPL<2:0> ビット (SR<7:5>) と連結して CPU 割り込み優先度を構成します DS D_JP - p Microchip Technology Inc.

23 割り込み レジスタ 4-3: INTCON1: 割り込み制御レジスタ 1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 NSTDIS OVAERR OVBERR COVAERR COVBERR OVATE OVBTE COVTE bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 SFTACERR DIV0ERR DMACERR MATHERR ADDRERR STKERR OSCFAIL bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit 6 bit 5 bit 4 NSTDIS: 割り込みネスティングディセーブルビット 1 = 割り込みネスティングを無効にする 0 = 割り込みネスティングを有効にする OVAERR: アキュムレータ A オーバーフロートラップフラグビット 1 = アキュムレータ A のオーバーフローによるトラップが発生した 0 = アキュムレータ A のオーバーフローによるトラップは発生していない OVBERR: アキュムレータ B オーバーフロートラップフラグビット 1 = アキュムレータ B のオーバーフローによるトラップが発生した 0 = アキュムレータ B のオーバーフローによるトラップは発生していない COVAERR: アキュムレータ A 致命的オーバーフロートラップフラグビット 1 = アキュムレータ A の致命的オーバーフローによるトラップが発生した 0 = アキュムレータ A の致命的オーバーフローによるトラップは発生していない COVAERR: アキュムレータ A 致命的オーバーフロートラップフラグビット 1 = アキュムレータ A の致命的オーバーフローによるトラップが発生した 0 = アキュムレータ A の致命的オーバーフローによるトラップは発生していない COVAERR: アキュムレータ A 致命的オーバーフロートラップフラグビット 1 = アキュムレータ A の致命的オーバーフローによるトラップが発生した 0 = アキュムレータ A の致命的オーバーフローによるトラップは発生していない OVBTE: アキュムレータ B オーバーフロートラップイネーブルビット 1 = アキュムレータ B のオーバーフロートラップを有効にする 0 = このトラップを無効にする COVTE: 致命的オーバーフロートラップイネーブルビット 1 = アキュムレータ A または B の致命的オーバーフロートラップを有効にする 0 = このトラップを無効にする SFTACERR: アキュムレータシフトエラーステータスビット 1 = 無効なアキュムレータシフトによる算術エラートラップが発生した 0 = 無効なアキュムレータシフトによる算術エラートラップは発生していない DIV0ERR: ゼロ除算エラーステータスビット 1 = ゼロ除算によるエラートラップが発生した 0 = ゼロ除算によるエラートラップは発生していない DMACERR: DAMC エラートラップステータスビット 1 = DMAC トラップが発生した 0 = DMAC トラップは発生していない MATHERR: 算術エラーステータスビット 1 = 算術エラートラップが発生した 0 = 算術エラートラップは発生していない 2015 Microchip Technology Inc. DS D_JP - p. 23

24 DSPIC33/PIC24 ファミリリファレンスマニュアル レジスタ 4-3: INTCON1: 割り込み制御レジスタ 1 ( 続き ) bit 3 bit 2 bit 1 bit 0 ADDRERR: アドレスエラートラップステータスビット 1 = アドレスエラートラップが発生した 0 = アドレスエラートラップは発生していない STKERR: スタックエラートラップステータスビット 1 = スタックエラートラップが発生した 0 = スタックエラートラップは発生していない OSCFAIL: オシレータ障害トラップステータスビット 1 = オシレータ障害トラップが発生した 0 = オシレータ障害トラップは発生していない未実装 : 0 として読み出し DS D_JP - p Microchip Technology Inc.

25 割り込み レジスタ 4-4: INTCON2: 割り込み制御レジスタ 2 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 GIE DISI SWTRAP AIVTEN bit 15 bit 8 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 ~ INT4EP INT3EP INT2EP INT1EP INT0EP bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15 bit 14 bit 13 bit 12-9 bit 8 bit 7-5 bit 4 bit 3 bit 2 bit 1 bit 0 GIE: グローバル割り込みイネーブルビット 1 = 割り込みおよび対応する割り込みイネーブルビットを有効にする 0 = 割り込みを無効にする ( トラップは有効なまま ) DISI: DISI 命令ステータスビット 1 = DISI 命令はアクティブ 0 = DISI 命令は非アクティブ SWTRAP: ソフトウェアトラップステータスビット 1 = ソフトウェアトラップは有効 0 = ソフトウェアトラップは無効未実装 : 0 として読み出し AIVTEN: 代替割り込みベクタテーブルイネーブルビット 1 = 代替割り込みベクタテーブルを使う 0 = 標準割り込みベクタテーブルを使う未実装 : 0 として読み出し INT4EP: 外部割り込み 4 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込む 0 = 立ち上がりエッジで割り込む INT3EP: 外部割り込み 3 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込む 0 = 立ち上がりエッジで割り込む INT2EP: 外部割り込み 2 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込む 0 = 立ち上がりエッジで割り込む INT1EP: 外部割り込み 1 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込む 0 = 立ち上がりエッジで割り込む INT0EP: 外部割り込み 0 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込む 0 = 立ち上がりエッジで割り込む 2015 Microchip Technology Inc. DS D_JP - p. 25

26 DSPIC33/PIC24 ファミリリファレンスマニュアル レジスタ 4-5: INTCON3: 割り込み制御レジスタ 3 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 NAE bit 15 bit 8 U-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 U-0 R/W-0 UAE DAE DOOVR USBPLL (1) APLL (1) bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15-9 未実装 : 0 として読み出し bit 8 NAE: NVM アドレスエラーソフトトラップステータスビット 1 = NVM アドレスエラーソフトトラップが発生した 0 = NVM アドレスエラーソフトトラップは発生していない bit 7 未実装 : 0 として読み出し bit 6 UAE: USB アドレスエラーソフトトラップステータスビット 1 = USB アドレスエラー ( ソフト ) トラップが発生した 0 = USB アドレスエラー ( ソフト ) トラップは発生していない bit 5 DAE: DAE アドレスエラーソフトトラップステータスビット 1 = DMA アドレスエラーソフトトラップが発生した 0 = DMA アドレスエラーソフトトラップは発生していない bit 4 DOOVR: DO スタックオーバーフローソフトトラップステータスビット 1 = DO スタックオーバーフローソフトトラップが発生した 0 = DO スタックオーバーフローソフトトラップは発生していない bit 3 未実装 : 0 として読み出し bit 2 USBPLL: USB PLL ロック喪失ソフトトラップステータスビット (1) 1 = USB PLL ロック喪失トラップが発生した 0 = USB PLL ロック喪失トラップは発生していない bit 1 未実装 : 0 として読み出し bit 0 APLL: 補助 PLL (APLL) ロック喪失ソフトトラップステータスビット (1) 1 = APLL ロック喪失ソフトトラップが発生した 0 = APLL ロック喪失ソフトトラップは発生していない Note 1: 一部のデバイスはこのビットフィールドを備えていません 詳細は各デバイスのデータシートを参照してください DS D_JP - p Microchip Technology Inc.

27 割り込み レジスタ 4-6: INTCON4: 割り込み制御レジスタ 4 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 bit 15 bit 8 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 - SGHT bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15-1 bit 0 未実装 : 0 として読み出し SGHT: ソフトウェア生成ハードトラップステータスビット 1 = ソフトウェア生成ハードトラップが発生した 0 = ソフトウェア生成ハードトラップは発生していない 2015 Microchip Technology Inc. DS D_JP - p. 27

28 DSPIC33/PIC24 ファミリリファレンスマニュアル レジスタ 4-7: IFSx: 割り込みフラグステータスレジスタ (1) R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IFS<15:8> bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IFS<7:0> bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15-0 Note 1: IFS<15:0>: 割り込みフラグステータスビット 1 = 割り込み要求が発生した 0 = 割り込み要求は発生していない ここには IFSx レジスタの一般的な定義しか記載していません 正確なビット定義については 各デバイスデータシート内の 割り込みコントローラ を参照してください レジスタ 4-8: IECx: 割り込みイネーブル制御レジスタ (1) R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IEC<15:8> bit 15 bit 8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 IEC<7:0> bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15 Note 1: IEC<15:0>: 割り込みイネーブル制御ビット 1 = 割り込み要求を有効にする 0 = 割り込み要求を無効にする ここには IECx レジスタの一般的な定義しか記載していません 正確なビット定義については 各デバイスデータシート内の 割り込みコントローラ を参照してください DS D_JP - p Microchip Technology Inc.

29 割り込み レジスタ 4-9: IPCx: 割り込み優先度制御レジスタ (1) U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IP3<2:0> IP2<2:0> bit 15 bit 8 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IP1<2:0> IP0<2:0> bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15 bit bit 11 bit 10-8 bit 7 bit 6-4 bit 3 bit 2-0 Note 1: 未実装 : 0 として読み出し IP3<2:0>: 割り込み優先度ビット 111 = 割り込み優先度は 7 ( 最優先 ) 001 = 割り込み優先度は = 割り込み要因は無効未実装 : 0 として読み出し IP2<2:0>: 割り込み優先度ビットこれらのビットの定義は bit と同じです 未実装 : 0 として読み出し IP1<2:0>: 割り込み優先度ビットこれらのビットの定義は bit と同じです 未実装 : 0 として読み出し IP0<2:0>: 割り込み優先度ビットこれらのビットの定義は bit と同じです ここには IPCx レジスタの一般的な定義しか記載していません 正確なビット定義については 各デバイスデータシート内の 割り込みコントローラ を参照してください 2015 Microchip Technology Inc. DS D_JP - p. 29

30 DSPIC33/PIC24 ファミリリファレンスマニュアル レジスタ 4-10: INTTREG: 割り込み制御 / ステータスレジスタ U-0 U-0 U-0 U-0 R-0 R-0 R-0 R-0 ILR<3:0> bit 15 bit 8 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 VECNUM<7:0> bit 7 bit 0 凡例 : R = 読み出し可能ビット W = Writable bit U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit bit 11-8 bit 7-0 未実装 : 0 として読み出し ILR<3:0>: 新しい CPU 割り込み優先度ビット 1111 = CPU 割り込み優先度は = CPU 割り込み優先度は = CPU 割り込み優先度は 0 VECNUM<7:0>: 保留中割り込みベクタ番号ビット = 保留中割り込みのベクタ番号は = 保留中割り込みのベクタ番号は = 保留中割り込みのベクタ番号は 8 DS D_JP - p Microchip Technology Inc.

31 割り込み レジスタ 4-11: FALTREG: 代替ワーキングレジスタセット優先度レジスタ U-1 U-1 U-1 U-1 U-1 U-1 U-1 U-1 bit 15 bit 8 U-1 R/W-1 R/W-1 R/W-1 U-1 R/W-1 R/W-1 R/W-1 CTXT2<2:0> CTXT1<2:0> bit 7 bit 0 凡例 : R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット 0 として読み出し -n = POR 時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知 bit 15-7 bit 6-4 bit 3 bit 2-0 未実装 : 1 として読み出し CTXT2<2:0>: 代替ワーキングレジスタセット 2 割り込み優先度指定ビット 111 = 未使用 110 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 1 未実装 : 1 として読み出し CTXT1<2:0>: 代替ワーキングレジスタセット 1 割り込み優先度指定ビット 111 = 未使用 110 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 = 優先度 Microchip Technology Inc. DS D_JP - p. 31

32 DSPIC33/PIC24 ファミリリファレンスマニュアル 5.0 割り込みの設定手順 5.1 初期化 割り込み要因の設定手順は以下の通りです 1. 割り込みをネストしない場合 NSTDIS 制御ビット (INTCON1<15>) をセットします 2. 割り込み要因のユーザアプリケーション割り当て優先度を選択します ( 対応する IPCx 制御レジスタの制御ビットに書き込みます ) 優先度はアプリケーションと割り込み要因のタイプによって決まります 複数レベルの優先度を設定する必要がない場合 全ての有効割り込み要因の IPCx レジスタ制御ビットをゼロ以外の同じ値に設定できます Note: デバイスリセット時に IPCx レジスタは初期化され 全てのユーザ割り込み要因に優先度 4 が割り当てられます 3. 対応する IFSx ステータスレジスタで その割り込み要因に対応する割り込みフラグステータスビットをクリアします 4. 適切な IECx 制御レジスタで その割り込み要因に対応する割り込みイネーブル制御ビットをセットして有効にします 5.2 割り込みサービスルーチン ISR を宣言して IVT を適正なベクタアドレスに初期化する方法は プログラミング言語 (C またはアセンブリ ) と アプリケーションの開発に使う言語 / 開発ツールスイートによって異なります 一般的にユーザアプリケーションは ISR が処理する割り込み要因の割り込みフラグを 対応する IFSx レジスタ内でクリアする必要があります これをクリアしないと アプリケーションは ISR ルーチン終了後即座に同じ ISR ルーチンに再入します ISR をアセンブリ言語でコーディングする場合 保存した PC 値 SRL 値 以前の CPU 優先度をアンスタックするために RETFIE 命令を使って ISR を終了する必要があります 5.3 トラップサービスルーチン TSR も ISR と同様にコーディングできますが TSR への再入を防ぐため INTCON1 レジスタ内の適切なトラップステータスフラグをクリアする必要があります 5.4 割り込みの無効化 INTCON2 レジスタの GIE ビットをセットするとユーザ割り込みが有効になります このビットをクリアすると 割り込みは無効になります Note: この場合 優先度が 7 以下のユーザ割り込みだけを無効にできます トラップ要因 ( 優先度 8 ~ 15) は無効にできません DISI 命令を使うと 優先度 1 ~ 6 の割り込みを簡単に一定期間無効にできます 優先度 7 の割り込み要因を DISI 命令で無効にする事はできません DS D_JP - p Microchip Technology Inc.

33 5.5 サンプルコード 割り込み 例 5-1 のサンプルコードは 割り込みのネスティングを有効にして Timer1/Timer2/Timer3/ 入力状態変化通知 (CN) 割り込みをそれぞれ優先度 2/5/6/3/4 に設定する方法と ステータスレジスタを使って割り込みを有効 / 無効にする方法を示しています 各 ISR には 割り込みフラグをクリアするコードを記入済みです 例 5-1: 割り込みセットアップのサンプルコード void enableinterrupts(void) { /* Enable level 1-7 interrupts */ /* No restoring of previous CPU IPL state performed here */ INTCON2bits.GIE = 1; } return; void disableinterrupts(void) { /* Disable level 1-7 interrupts */ /* No saving of current CPU IPL setting performed here */ INTCON2bits.GIE = 0; } return; void initinterrupts(void) { /* Interrupt nesting enabled here */ INTCON1bits.NSTDIS = 0; /* Set Timer3 interrupt priority to 6 (level 7 is highest) */ IPC2bits.T3IP = 6; /* Set Timer2 interrupt priority to 5 */ IPC1bits.T2IP = 5; /* Set Change Notice interrupt priority to 4 */ IPC4bits.CNIP = 4; /* Set Timer4 interrupt priority to 3 */ IPC6bits.T4IP = 3; /* Set Timer1 interrupt priority to 2 */ IPC0bits.T1IP = 2; /* Reset Timer1 interrupt flag */ IFS0bits.T1IF = 0; /* Reset Timer2 interrupt flag */ IFS0bits.T2IF = 0; /* Reset Timer3 interrupt flag */ IFS0bits.T3IF = 0; /* Reset Timer4 interrupt flag */ IFS1bits.T4IF = 0; /* Enable CN interrupts */ IEC1bits.CNIE = 1; 2015 Microchip Technology Inc. DS D_JP - p. 33

34 DSPIC33/PIC24 ファミリリファレンスマニュアル 例 5-1: 割り込みセットアップのサンプルコード ( 続き ) /* Enable Timer1 interrupt */ IEC0bits.T1IE = 1; /* Enable Timer2 interrupt (PWM time base) */ IEC0bits.T2IE = 1; /* Enable Timer3 interrupt */ IEC0bits.T3IE = 1; /* Enable Timer4 interrupt (replacement for Timer2 */ IEC1bits.T4IE = 1; /* Reset change notice interrupt flag */ IFS1bits.CNIF = 0; } return; void attribute (( interrupt,no_auto_psv)) _T1Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer1 interrupt */ IFS0bits.T1IF = 0; void attribute (( interrupt,no_auto_psv)) _T2Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer2 interrupt */ IFS0bits.T2IF = 0; void attribute (( interrupt,no_auto_psv)) _T3Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer3 interrupt */ IFS0bits.T3IF = 0; void attribute (( interrupt,no_auto_psv)) _T4Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer4 interrupt */ IFS1bits.T4IF = 0; void attribute (( interrupt,no_auto_psv)) _CNInterrupt(void) { /* Insert ISR Code Here*/ } /* Clear CN interrupt */ IFS1bits.CNIF = 0; DS D_JP - p Microchip Technology Inc.

35 2015 Microchip Technology Inc. DS D_JP - p レジスタマップ 表 6-1: 割り込みコントローラ関連のレジスタマップ (1) dspic33/pic24 ファミリの割り込みモジュールに関連するレジスタをまとめて表 6-1 に示します SFR 名 Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 全リセット INTCON1 NSTDIS OVAERR OVBERR COVAERR COVBERR OVATE OVBTE COVTE SFTACERR DIV0ERR DMACTRAP MATHERR ADDRERR STKERR OSCFAIL 0000 INTCON2 GIE DISI SWTRAP AIVTEN INT4EP INT3EP INT2EP INT1EP INT0EP 8000 INTCON3 NAE UAE DAE DOOVR APLL 0000 INTCON4 SGHT 0000 IFSx IFS15 IFS14 IFS13 IFS12 IFS11 IFS10 IFS9 IFS8 IFS7 IFS6 IFS5 IFS4 IFS3 IFS2 IFS1 IFS IECx IEC15 IEC14 IEC13 IEC12 IEC11 IEC10 IEC9 IEC8 IEC7 IEC6 IEC5 IEC4 IEC3 IEC2 IEC1 IEC IPCx IP3<2:0> IP2<2:0> IP1<2:0> IP0<2:0> 4444 INTTREG ILR3 ILR2 ILR1 ILR0 VECNUM7 VECNUM6 VECNUM5 VECNUM4 VECNUM3 VECNUM2 VECNUM1 VECNUM 凡例 : = 未実装 0 として読み出し リセット値は 16 進表記 Note 1: 一部のデバイスでは使えないビットもあります 詳細は各デバイスデータシート内の 割り込みコントローラ を参照してください 割り込み

36 DSPIC33/PIC24 ファミリリファレンスマニュアル 7.0 関連アプリケーションノート 本セクションに関連するアプリケーションノートの一覧を下に記載します 一部のアプリケーションノートは dspic33/pic24 ファミリ向けではありません ただし概念は共通しており 変更が必要であったり制限事項が存在するものの利用が可能です 割り込みモジュールに関連する最新のアプリケーションノートは以下の通りです タイトル現在 関連するアプリケーションノートはありません アプリケーションノート番号 N/A Note: dspic33/pic24 ファミリ関連のアプリケーションノートとサンプルコードは Microchip 社のウェブサイト ( でご覧になれます DS D_JP - p Microchip Technology Inc.

37 割り込み 8.0 改訂履歴 リビジョン A (2009 年 7 月 ) 本書の初版です リビジョン B (2010 年 4 月 ) 本書全体を通して以下の内容を更新しました ビット名の変更 ( 表 6-2: 割り込みコントローラレジスタマップ参照 ) - DMACTRAP を DMACERR に変更しました ( レジスタ 6-3 参照 ) - CMPIF を CMIF に変更しました ( レジスタ 6-8 参照 ) - PCEPIF を PSEMIF に変更しました ( レジスタ 6-10 参照 ) - PCESIF を PSESMIF に変更しました ( レジスタ 6-11 参照 ) - CMPIE を CMIE に変更しました ( レジスタ 6-17 参照 ) - RTCCIE を RTCIE に変更し PCEPIE を PSEMIE に変更しました ( レジスタ 6-19 参照 ) - PCESIE を PSESMIE に変更しました ( レジスタ 6-20 参照 ) - CMPIP を CMIP に変更しました ( レジスタ 6-29 参照 ) - PCEPIP を PSEMIP に変更しました ( レジスタ 6-39 参照 ) - RTCCIP を RTCIP に変更しました ( レジスタ 6-40 参照 ) - PCEPIP を PSESMIP に変更しました ( レジスタ 6-43 参照 ) その他に以下を更新しました 以下の項目を追加しました USB アドレスエラーソフトトラップ (UAE) DMA アドレスエラーソフトトラップ (DAE) DO スタックオーバーフローソフトトラップ (DOOVR) 割り込みセットアップ用サンプルコードの void attribute 行を更新し ウォーターマークを削除しました ( 例 6-1 参照 ) 表 6-1 内の以下の割り込み要因名を変更しました - CMP1 を CM に変更しました ( 割り込みベクタ番号 26 参照 ) - PCEPを PSEM PWM 特殊イベント一致に変更しました ( 割り込みベクタ番号 65 参照 ) - RTCC を RTC に変更しました ( 割り込みベクタ番号 70 参照 ) - PCESを PSESM PWM セカンダリ特殊イベント一致に変更しました ( 割り込みベクタ番号 81 参照 ) - SI2C3 を予約済みに変更しました ( 割り込みベクタ番号 95 参照 ) - MI2C3 を予約済みに変更しました ( 割り込みベクタ番号 96 参照 ) - USBOIG を USB1 に変更しました ( 割り込みベクタ番号 97 参照 ) - PCG1~ PCG7 を PWM1 ~ PWM7に変更しました ( 割り込みベクタ番号 105 ~ -111 参照 ) レジスタの追加と削除 ( 表 6-2: 割り込みコントローラレジスタマップ参照 ) - レジスタ 6-2 に VAR ビットの定義を追加しました 一般ハードトラップ に ハードトラップの動作を説明する網掛け注釈を追加しました - 割り込み制御レジスタ 2( レジスタ 6-4 参照 ) 内の GIE ビットの POR 時の既定値を 0 から 1 に変更しました - IFS3 から FLT1IF ビットを削除しました ( レジスタ 6-10 参照 ) - IFS4 に CRCIF ビットを追加し FLT4IF FLT3IF FLT2IF ビットを削除しました ( レジスタ 6-11 参照 ) - IFS5 から MI2C3IF および SI2C3IF ビットを削除しました ( レジスタ 6-12 参照 ) - IFS6 から PWM9IF および PWM7IF ビットを削除しました ( レジスタ 6-13 参照 ) - IFS8 に ICDIF および DMA12IF ビットを追加しました ( レジスタ 6-15 参照 ) - IEC3から FLT1IE ビットを削除しました ( レジスタ 6-19 参照 ) - IEC4から FLT4IE および FLT3IE ビットを削除しました ( レジスタ 6-20 参照 ) - IEC6から PWM9IE および PWM8IE ビットを削除しました ( レジスタ 6-22 参照 ) 2015 Microchip Technology Inc. DS D_JP - p. 37

38 DSPIC33/PIC24 ファミリリファレンスマニュアル リビジョン B (2010 年 1 月 ) ( 続き ) レジスタの追加と削除 ( 続き ) ( 表 6-2: 割り込みコントローラのレジスタマップ参照 ) - IEC8 に ICDIE および DMA12IE ビットを追加しました ( レジスタ 6-24 参照 ) - IPC15 から FLT1IP<2:0> ビットを削除しました ( レジスタ 6-40 参照 ) - IPC16 から FLT2IP<2:0> ビットを削除しました ( レジスタ 6-41 参照 ) - IPC18 から FLT3IP<2:0> ビットを削除しました ( レジスタ 6-43 参照 ) - IPC19 を削除しました ( 元はレジスタ 6-44 でした ) - IPC21 から MI2C3IP<2:0> および SI2C3IP<2:0> ビットを削除しました ( レジスタ 6-45 参照 ) - IPC35 に ICDIP<2:0> ビットを追加しました ( レジスタ 6-56 参照 ) - INTTREG 内の VECNUM ビットを <6:0> から <7:0> に変更しました ( レジスタ 6-57 参照 ) リビジョン C (2012 年 2 月 ) このリビジョンでの変更内容は以下の通りです 4.0 割り込み制御 / ステータスレジスタ に INTTREG レジスタに関する段落を追加しました 割り込みベクタの詳細 ( 表 6-1) を削除しました 制御レジスタに対する割り込みの割り当て を削除しました IFSx IECx IPCx レジスタのフォーマットを変更しました ( レジスタ 4-7~ レジスタ 4-9 参照 ) CPU IRQ を割り込みタイミング図に追加しました ( 図 3-1 ~ 図 3-3 参照 ) 表現および体裁の変更等 本書全体の細部を修正しました リビジョン D (2013 年 10 月 ) このリビジョンでの変更内容は以下の通りです 新しいテンプレート書式を適用しました 図 1-1 に Note を追加しました 代替割り込みベクタテーブル ( 図 1-2) を追加しました 1.2 代替割り込みベクタテーブル (AIVT) を追加しました 図 2-2: ネスティングした割り込みシーケンス を追加しました 例 2-1 を追加しました AIVTEN NAE APPL FALTREG ビットの説明を追加しました 表現および体裁の変更等 本書全体の細部を修正しました DS D_JP - p Microchip Technology Inc.

39 Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください Microchip 社製品は 該当する Microchip 社データシートに記載の仕様を満たしています Microchip 社では 通常の条件ならびに仕様に従って使用した場合 Microchip 社製品のセキュリティレベルは 現在市場に流通している同種製品の中でも最も高度であると考えています しかし コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です 弊社の理解ではこうした手法は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります このような行為は知的所有権の侵害に該当する可能性が非常に高いと言えます Microchip 社は コードの保全性に懸念を抱くお客様と連携し 対応策に取り組んでいきます Microchip 社を含む全ての半導体メーカーで 自社のコードのセキュリティを完全に保証できる企業はありません コード保護機能とは Microchip 社が製品を 解読不能 として保証するものではありません コード保護機能は常に進歩しています Microchip 社では 常に製品のコード保護機能の改善に取り組んでいます Microchip 社のコード保護機能の侵害は デジタルミレニアム著作権法に違反します そのような行為によってソフトウェアまたはその他の著 本書に記載されているデバイスアプリケーション等に関する情報は ユーザの便宜のためにのみ提供されているものであり 更新によって無効とされる事があります お客様のアプリケーションが仕様を満たす事を保証する責任は お客様にあります Microchip 社は 明示的 暗黙的 書面 口頭 法定のいずれであるかを問わず 本書に記載されている情報に関して 状態 品質 性能 商品性 特定目的への適合性をはじめとする いかなる類の表明も保証も行いません Microchip 社は 本書の情報およびその使用に起因する一切の責任を否認します Microchip 社の明示的な書面による承認なしに 生命維持装置あるいは生命安全用途に Microchip 社の製品を使用する事は全て購入者のリスクとし また購入者はこれによって発生したあらゆる損害 クレーム 訴訟 費用に関して Microchip 社は擁護され 免責され 損害をうけない事に同意するものとします 暗黙的あるいは明示的を問わず Microchip 社が知的財産権を保有しているライセンスは一切譲渡されません 商標 Microchip 社の名称と Microchip ロゴ dspic FlashFlex KEELOQ KEELOQ ロゴ MPLAB PIC PICmicro PICSTART PIC 32 ロゴ rfpic SST SST ロゴ SuperFlash UNI/O は 米国およびその他の国における Microchip Technology Incorporated の登録商標です FilterLab Hampshire HI-TECH C Linear Active Thermistor MTP SEEVAL Embedded Control Solutions Company は 米国における Microchip Technology Incorporated の登録商標です Silicon Storage Technology は その他の国における Microchip Technology Incorporated の登録商標です Analog-for-the-Digital Age Application Maestro BodyCom chipkit chipkit ロゴ CodeGuard dspicdem dspicdem.net dspicworks dsspeak ECAN ECONOMONITOR FanSense HI-TIDE In-Circuit Serial Programming ICSP Mindi MiWi MPASM MPF MPLAB 認証ロゴ MPLIB MPLINK mtouch Omniscient Code Generation PICC PICC-18 PICDEM PICDEM.net PICkit PICtail REAL ICE rflab Select Mode SQI Serial Quad I/O Total Endurance TSHARC UniWinDriver WiperLock ZENA Z-Scale は 米国およびその他の国における Microchip Technology Incorporated の登録商標です SQTP は 米国における Microchip Technology Incorporated のサービスマークです GestICとULPPは その他の国におけるMicrochip Technology Germany II GmbH & Co. & KG (Microchip Technology Incorporated の子会社 ) の登録商標です その他 本書に記載されている商標は各社に帰属します 2013, Microchip Technology Incorporated, Printed in the U.S.A., All Rights Reserved. ISBN: QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV == ISO/TS == Microchip 社では Chandler および Tempe ( アリゾナ州 ) Gresham ( オレゴン州 ) の本部 設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています Microchip 社の品質システムプロセスおよび手順は PIC MCU および dspic DSC KEELOQ コードホッピングデバイス シリアル EEPROM マイクロペリフェラル 不揮発性メモリ アナログ製品に採用されています さらに 開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています 2015 Microchip Technology Inc. DS D_JP - p. 39

40 各国の営業所とサービス 北米本社 2355 West Chandler Blvd. Chandler, AZ Tel: Fax: 技術サポート : support URL: アトランタ Duluth, GA Tel: Fax: オースティン (TX) Tel: ボストン Westborough, MA Tel: Fax: シカゴ Itasca, IL Tel: Fax: クリーブランド Independence, OH Tel: Fax: ダラス Addison, TX Tel: Fax: デトロイト Novi, MI Tel: ヒューストン (TX) Tel: インディアナポリス Noblesville, IN Tel: Fax: ロサンゼルス Mission Viejo, CA Tel: Fax: ニューヨーク (NY) Tel: サンノゼ (CA) Tel: カナダ - トロント Tel: Fax: アジア / 太平洋アジア太平洋支社 Suites , 37th Floor Tower 6, The Gateway Harbour City, Kowloon Hong Kong Tel: Fax: オーストラリア - シドニー Tel: Fax: 中国 - 北京 Tel: Fax: 中国 - 成都 Tel: Fax: 中国 - 重慶 Tel: Fax: 中国 - 東莞 Tel: 中国 - 杭州 Tel: Fax: 中国 - 香港 SAR Tel: Fax: 中国 - 南京 Tel: Fax: 中国 - 青島 Tel: Fax: 中国 - 上海 Tel: Fax: 中国 - 瀋陽 Tel: Fax: 中国 - 深圳 Tel: Fax: 中国 - 武漢 Tel: Fax: 中国 - 西安 Tel: Fax: アジア / 太平洋中国 - 厦門 Tel: Fax: 中国 - 珠海 Tel: Fax: インド - バンガロール Tel: Fax: インド - ニューデリー Tel: Fax: インド - プネ Tel: 日本 - 大阪 Tel: Fax: 日本 - 東京 Tel: Fax: 韓国 - 大邱 Tel: Fax: 韓国 - ソウル Tel: Fax: または マレーシア - クアラルンプール Tel: Fax: マレーシア - ペナン Tel: Fax: フィリピン - マニラ Tel: Fax: シンガポール Tel: Fax: 台湾 - 新竹 Tel: Fax: 台湾 - 高雄 Tel: 台湾 - 台北 Tel: Fax: タイ - バンコク Tel: Fax: ヨーロッパオーストリア - ヴェルス Tel: Fax: デンマーク - コペンハーゲン Tel: Fax: フランス - パリ Tel: Fax: ドイツ - デュッセルドルフ Tel: ドイツ - ミュンヘン Tel: Fax: ドイツ - プフォルツハイム Tel: イタリア - ミラノ Tel: Fax: イタリア - ベニス Tel: オランダ - ドリューネン Tel: Fax: ポーランド - ワルシャワ Tel: スペイン - マドリッド Tel: Fax: スウェーデン - ストックホルム Tel: イギリス - ウォーキンガム Tel: Fax: /27/15 DS D_JP - p Microchip Technology Inc.