. ディジタル回路設計を始める前に 2

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1 論理回路設計の基礎と演習 (PowerMedusa MU2-EC6S を使った教材 )

2 . ディジタル回路設計を始める前に 2

3 . ディジタルとは ひとことで言うなら アナログー連続的な動き ディジタルー断続的な動き 再現が難しい 再現しやすい 例.) アナログー坂道ディジタルー階段最初に居た位置に正確に戻るには階段のほうが再現しやすい! 3

4 .2 ディジタルにするメリット 再現性が高い ノイズに強い 4

5 .3 ディジタル回路を実現するには ディジタル回路 したがってコンピュータも ディジタルデータを処理します しかし電子回路は 電圧で動作しており 電圧そのものはアナログです そのアナログ電圧に 一定の基準電圧 ( スレッショホールド電圧 ) を設けて その基準電圧よりも電圧が高いか低いかで 2 進数の か かを判定するようにしたものが ディジタル回路です 5

6 .4 2 進数,8 進数, 進数,6 進数 コンピュータが 2 進数を使用しているのは ハードウェア すなわち電子回路が簡単になり 安くできるからです データ伝送も ハードウェア上は 2 進数をベースにしています 2 進数 8 進数 進数 6 進数 単位 b( ハ イナリ ) O( オクト ) d( テジマル ) h( ヘキサ ) 6

7 .4 2 進数,8 進数, 進数,6 進数 2 進数 8 進数 進数 6 進数対応表 進 2 進 8 進 6 進 進 2 進 8 進 6 進 A B C D E F 7

8 2. 論理回路の基礎 8

9 2. AND,OR,NOT 組み合わせ回路 同じ入力に対しては必ず同じ出力が 出る回路 基本的に時間の概念がない 基本論理素子 (AND,OR,NOT) で構成される 9

10 2. AND,OR,NOT AND ( かつ ) 論理式 :C=A&B 両方条件が整った時に成立 条件 A=,B= A=,B= A=,B= A=,B= 結果 C= C= C= C= A B C 論理記号

11 2. AND,OR,NOT 条件結果 OR ( または ) A=,B= C= 論理式 :C=A B A=,B= C= どちらかの条件が整った時に成立 A=,B= C= A=,B= C= A B C 論理記号

12 2. AND,OR,NOT NOT ( でない ) 論理式 :C=^A 条件 A= 結果 C= 結果を反転させる A= C= A C 論理記号 2

13 2. AND,OR,NOT 論理記号一覧表 記号 真理値表 veril og-hdl 記号真理値表 verilog-hdl NOT A X=A X A X L H H L X=~A OR A B X= A B X A B X L L L L H H H L H H H H X=A B X=~(~A&~B) AND A B X= A B X A B X L L L L H L H L L H H H X=A&B NOR X=~(~A ~B) A B X = A B X A B X L L H L H L H L L H H L X=~(A B) X=~A&~B NAND A B X= A B X A B X L L H L H H H L H H H L X=~(A&B) X=~A ~B *: 記号の 印は負論理 (L アクティブ ) を示す 3

14 2.2 組み合わせ回路 A 組み合わせ回路の例 ( デコーダ回路 ) B 2 3 A B 2 3 L L H L L L L H L H L L H L L L H L H H L L L H 4

15 2.2 組み合わせ回路 論理遅延 入力が変化してから出力に変化するまでの遅れの時間があること 論理ゲートを信号が通るのにかかる時間 のこと 5

16 練習 < 問題 > 次のような条件の回路図 / 真理値表を作成してみよう SW が の時 LED 点灯 LED2 消灯 SW が の時 LED 消灯 LED2 点灯 (LED は の時点灯 の時消灯とする ) 6

17 練習 解答例 SW LED SWLEDLED2 LED2 7

18 練習 2 < 問題 > 次のような条件の回路図 / 真理値表を作成してみよう SW が の時で A が の時 LED が点灯 SW が の時で B が の時 LED2 が点灯 (LED は の時点灯 の時消灯とする ) 8

19 9 練習 2 解答例 SW LED LED2 A B SW A B LED LED2

20 練習 3 < 問題 > 次のような条件の回路図 / 真理値表を作成してみよう SW が の時 A の状態により LED を点灯 / 消灯を行う SW が の時 B の状態により LED を点灯 / 消灯を行う 2

21 練習 3 ヒント真理値表 SW A B LED 2

22 練習 3 解答例 A B LED SW SW A B LED 22

23 2.3 順序回路 回路内に記憶素子を含んでいて クロックと呼ばれる基準信号と入力によって出力がきまる回路 クロックという時間の概念存在する 基本論理素子と記憶素子で構成されている 順序回路の例としては フリップフロップやカウンタなどがある 23

24 クロック ディジタル回路において順序回路を動作させるための基準信号のことであり 一定の周期でH=>L=> H を繰り返す信号 クロック信号 H H H H L L L L 周期 :T[sec] 周波数 :f[hz]=/t 24

25 フリップフロップ (FLIP FLOP) フリップフロップとは シーソーの働きの意味 回路の働きが文字通りシーソーの働きに似 ている 25

26 フリップフロップ (FLIP FLOP) 入力 D Q 出力 CLK クロック CLK RESET D Q リセット 入力 (D) の変化がクロック (CLK) の立ち上がり 又は立下りにより出力 (Q) に伝わる 通常 リセット (RESET) はクロック (CLK) とは非同期 リセット (RESET) は L 時リセット 26

27 カウンタの例 (2 ビットカウンタ ) カウンタではクロックの数を数える回路を構成することができる D Q Q RESET CLK Q RESET CLK CLK D Q CLK Q Q Q RESET RESET Q

28 3. デジタルが使われている機器 28

29 3.. デジタル時計の構成を考えよう 発振器 khz 回カウント 6 回カウント 6 回カウント 秒になる 分になる 時間になる 表示表示表示 発振器は 電圧を与えるとクロックを発生させる 発振周波数 ( 発生させるクロックの周波数 ) がkHZとした場合 秒間に クロックが繰り返される 29

30 3..2 デジタル時計にどのような回路が必要か 秒 分 時間のカウンタ回路が必要 秒のための 回カウント 分のための 6 回カウント 時間のための 6 回カウント 3

31 デジタル時計にどのような回路が必要か 2 液晶や LED などに表示するためのデコーダ回路が必要 ( 例 )7SEG LED に表示する場合 ( 点灯 = 消灯 =) a b c h g d f e 2 を表示 を表示 h g f e d c b a a b c h g d f e

32 デジタル時計にどのような回路が必要か 2 液晶や LED などに表示するためのデコーダ回路が必要 ( 例 )7SEG LED に表示する場合 ( 点灯 = 消灯 =) a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e

33 3.2 論理回路の基礎復習 33

34 4. 設計フロー 34

35 4. どのような設計手法があるか Verilog とは シミュレーション用の言語として生まれる その後 論理合成にも使えるようになる 995 年に IEEE 標準となる 現在 多くの CAD ツールがサポートしている C 言語に似た平易で表現力の高い記述言語 35

36 4. どのような回路設計があるか よく使う順序処理分 if 文 case 文 for 文 while 文 repeat 文 wait 文 disable 文 force 文 /release 文 36

37 4.. 回路図設計 HDL 設計のメリット / デメリット メリット設計の効率化 半導体ヘ ンタ にとらわれない ( ヘ ンダ フリー ) 設計が可能 論理合成による設計期間短縮 設計資産の活用検証精度の向上 設計の途中で検証できる 入力の印加 出力の観測 比較が容易 システム レヘ ルの検証が行える ( シミュレーション モテ ル ) 37

38 4.. 回路図設計 HDL 設計のメリット / デメリット テ メリット 現状の論理合成は単相同期回路向き ツール類が高価 ASIC では論理合成できない回路もある 38

39 4..2 HDL 設計 (VHDL Verilog) Verilog-HDL:Cadence 社の論理シミュレータ用言語から派生 VHDL: 回路仕様を書くことを目的に 標準化 Verilog-HDL: - 抽象度が低い - 回路的 - 電気系向き VHDL: - 抽象度が高い - プログラム的 - 情報系向き 39

40 4.2 設計手順 回路要求仕様 外部設計 外部仕様書 詳細設計 内部仕様書 ソースファイル (*.v *.vhd) テストベンチ (*.v *.vhd) ネットリスト (*.edif *.v *.vhd) コンフィギュレーションファイル (*sof *.pof) HDL 設計 ( デザインエントリー ) 機能検証 論理合成 配置配線 実機検証 Verilog-HDL/VHDL グラフィカルエントリー (VisualElite) 回路図入力等 ModelSim NC-Veril og 等 DesignCompiler Synplify 等 QuartusI ISEFoundation 等 4

41 4.3 Verilog 記述の規則 拡張子は *****.v とする 全角文字は使えない 大文字と小文字を識別する 識別子の名付け規則 英数字とアンダースコア (_) とドル記号 ($) が使用可能 2 文字列の先頭には英字とアンダースコア (_) のみ使用可能 3 予約語を識別子として使用することはできない 4 長さは 24 文字以内 ( 後段ツールの制約も考慮しなくてはならない ) コメント記述 行コメント : // から文末までをコメントとみなす複数行コメント : 複数にまたがるコメントは /* と */ で囲む 4

42 4.3 Verilog 記述の規則 Verilog のモジュール基本構造 モジュール宣言 Verilog では各宣言及び回路記述をキーワー ド module ~ endmodule で囲まれたモジュール内 に定義する ポート宣言ポート宣言に入力 (input) 出力 (outoput) 入出力 (inout) のいずれかのモードを指定する 同時に信号がベクタの場合は [msb:lsb] のようにベ クタ幅も宣言する データタイプ宣言 モジュール内部で用いる信号を ネット宣言 ( ネット型 ) レジスタ宣言 ( レジスタ型 ) で定義し同時に信号がベクタの場合は [msb:lsb] のようにベクタ幅も宣言する 回路記述 順序回路と組み合せ回路に分けて記述する module module_name (port_list) ポート宣言 データタイプ宣言 ( ネット / レジスタ宣言など ) 回路記述 assign 文 ( 組合せ回路の記述 ) always 文 ( 順序回路の記述 ) 下位モジュール呼び出しなど endmodule 42

43 5. Verilog による記述 module の構成要素 module module_name ( port_name, port_name2, ); < ポート宣言 > < レジスタ型宣言 > < ネット宣言 > < パラメータ宣言 > < イベント宣言 > < プリミティブ ゲート宣言 > < 下位モジュール呼び出し > <always 文 > <initial 文 > <function 定義 > <task 定義 > < 継続的代入 > endmodule 43

44 5.. Verilog による回路記述 回路図 回路記述の 4 スタイル 論理合成を前提とした場合 Verilog による回路記述の スタイルは 次の 4 種類がある assign による組み合せ回路 function による組み合せ回路 always による順序回路 下位モジュールの呼び出し 組み合せ回路をalwaysで記述することも可能だが 制約がある 出力をreg 宣言する always 以降 ( イベント式 ) にすべての入力を記述する always 文の中に動作 ( 出力に対する代入文 ) を記述する また 論理合成時に不必要なラッチを生成することがあったり 可読性が悪くなる 44

45 5... AND OR AND //AND module test(a,b,c); input a,b; output c; assign c = a & b; a b endmodule c OR a b //OR module test(a,b,c); input a,b; output c; assign c = a b; endmodule c 45

46 5...2 組合せ回路 組合せ回路 入力の変化が すぐに出力に伝搬する回路値を保持しない //Test 回路 module test(a,b,c,d,e,f); input A,B; output C,D,E,F; assign C = ~A & ~B; assign D = ~A & B; assign E = A & ~B; assign F = A & B; endmodule A B A B C D E F L L H L L L L H L H L L H L L L H L H H L L L H C D E F 46

47 5...3 順序回路 順序回路 フリッフプロッフ やラッチなどの記憶素子を含んだ回路値を保持する ( 例 )4 ビット バイナリ カウンタ バイナリ カウンタの仕様 入力 : クロック CLK リセット RESET 出力 :Q(4 ヒ ット ) 動作 : クロック CLK の立ち上がりでカウントアッフ リセット RESET が なら クロック CLK とは無関係 に ( 非同期に ) 出力 Q が となる CLK Q 4 RESET 47

48 5...3 カウンタ // 加算演算子による 4ヒ ット カウンタ module counter(clk,reset,q); input CLK,RESET; output [3:] Q; reg [3:] Q; CLK Q 4 RESET (posedge CLK or posedge RESET) begin if (RESET== b) Q <= 4 h; else Q <= Q + 4 h; end endmodule Posedge は立ち上がり (positive edge) の意味で CLK の立ち上がりまたは RESET の立ち上がりで 常に begin 以降が実行される 48

49 5.2 ツール (QuartusⅡ) の使い方.QuartusⅡ の起動.ppt ファイル参照 49

50 5.3 Verilog によるテストベンチ記述 //************************************* // CLK TestBench // File Name = tb_clk.v // Date 26/2/6 //************************************* `timescale ps / ps // // TASK module tb_clk; // initial begin parameter dly = 3; RESET= 'b; SW= 'b; reg RESET; repeat CLKM); reg CLKM; #(dly) RESET= 'b; reg SW; repeat CLKM); #(dly) SW= 'b; wire [7:] LED_H; repeat CLKM); // end // TEST PAT START // clka clka ( initial begin.sw(sw), CLKM= 'b;.reset(reset), forever begin.clk(clkm), #CLKM= ~CLKM;.LED_H(LED_H) #; ); end end endmodule 5

51 5.3. 記述方法 Modelsim 記述方法 (modelsim 記述方法.doc ファイル参照 ) 5

52 5.3.2 Modelsim の使い方 Modelsim SE 5.7g の使い方 (ModelSim.doc ファイル参照 ) 52

53 6. Verilog 回路設計復習 数値表現 < ヒ ット幅 > < 基数 > < 数値 > 進数で表す 基数に応じた定数の値を示す b,b:2 進数 o,o:8 進数 d,d: 進数 h,h:6 進数 53

54 6. Verilog 回路設計復習 演算子 + - * / % ~ & ^ ~ ^ & ~ & ~ ^ ~ ^ 算術演算 加算 プラス符号減算 マイナス符号乗算除算剰余 ビット演算 NOT AND OR EX-OR EX-NOR リダクション演算 AND NAND OR NOR EX-OR EX-NOR! && ==!= ===!== < <= > >= 論理演算 論理否定論理 AND 論理 OR 符号演算 等しい等しくない等しい (X,Z も比較 ) 等しくない (X Z も比較 ) 関係演算 小小または等しい大大または等しい << >>?: {} シフト演算 左シフト右シフト その他 条件演算連接演算 演算子優先順位! & ~& ~ ^~^+ - * / % + - << >> < <= > >= ==!= ===!== & ^~^ &&?: 最上位の優先順にある演算子は すべて単項演算子 ( 各項の頭につける演算子 ) である 高 低 54

55 6.2MU2-EC6S を使用した 課題演習 55

56 練習 4 問題 SW が の時 LEDA が点灯する 7SEG LED に表示する場合 ( 点灯 = 消灯 =) 56

57 練習 4 解答例 //LED module LED(SW,LEDA); input SW; output LEDA; SW LEDA assign LEDA=~SW; SW endmodule LED_A 57

58 練習 5 < 問題 > 次のような条件の回路図を作成してみよう SW が の時 LED 点灯 LED2 消灯 SW が の時 LED 消灯 LED2 点灯 (LED は の時点灯 の時消灯とする ) 58

59 練習 5 解答例 SW LED LED2 59

60 練習 5 設計した回路を QuartusⅡ でコンパイル シミュレーション MU2-EC6S で実機確認を行おう 実機動作では SW は SW_A LED は LED LED2 は LED7 に割り当てることとする ( ピンアサインは MU2-EC6S ピンアサイン表..xls 参照すること ) 練習 5 操作手順例 QuartusⅡ で回路設計参照 6

61 練習 5 MU2-EC6S で実機確認を行おう ( 注意 :MU2-EC6S のテンキーは負論理 ( 押された時が 押されていない時 )) LED (SW_A 押下時消灯 ) LED7 (SW_A 押下時点灯 ) SW_A 6

62 練習 6 問題 7SEGLED に学籍番号を点灯しよう! SW が の時 学籍番号が点灯するように Verilog HDL で設計しよう 62

63 63 練習 6 ヒント学籍番号 の場合 7SEGLED は下図のように表示 a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e a b c h g d f e LED_A LED_B LED_C LED_D LED_E LED_F LED_G LED_H 解答例 (gakuseki.v ファイル参照 ) SW は SW_A (2 番ピン ) に割り当てることとする

64 //7SEGLED module gakuseki(sw,led_a,led_b,led_c,led_d,led_e,led_f,led_g,led_h); input SW; output [7:] LED_A,LED_B,LED_C,LED_D,LED_E,LED_F,LED_G,LED_H; reg [7:] LED_A,LED_B,LED_C,LED_D,LED_E,LED_F,LED_G,LED_H; case(sw) SWを押す 'b:begin LED_A<=8'hFC; LED_B<=8'hFC; LED_C<=8'hFC; LED_D<=8'hFC; LED_A~Hまで学籍番号 を表示 LED_E<=8'hFC; LED_F<=8'hFC; LED_G<=8'hFC; LED_H<=8'hFC; end それ以外 default:begin LED_A<=8'h; LED_B<=8'h; LED_C<=8'h; LED_D<=8'h; LED_A~Hまで何も表示しない LED_E<=8'h; LED_F<=8'h; LED_G<=8'h; LED_H<=8'h; end endcase endmodule モシ ュール宣言 レシズタ宣言 64

65 練習 6 設計した Verilog HDL ソースを QuartusⅡ でコンパイル シミュレーション MU2-EC6S で実機確認を行おう 65

66 ファイルの新規作成 File New を選択します NEW は DeviseDesignFiles タブで Verilog HDL File を選択して OK 66

67 回路作成 67

68 ファイルの保存 以降は練習 5 操作手順例 QuartusⅡ で回路設計 P9~ を参照 68

69 7. MU2-EC6S を使用した 課題演習 2 69

70 7. 練習 7 問題 下記フリップフロップを Verilog HDL で記述し QuartusⅡ でコンパイル シミュレーション 実機確認を行おう a clk D CLK Q b RESET rst 7

71 実機動作では a は SW_A (2 番ピン ) b は LED(47 番ピン ) clk は OSC(28 番ピン ) rst は RESET(24 番ピン ) に割り当てることとする ( ピンアサインは MU2-EC6S ピンアサイン表..xls 参照すること ) 練習 7 Verilog HDL 解答例 コンパイル シミュレーションは 練習 5 操作手順例 QuartusⅡ で回路設計参照 を参照して行うこと 7

72 練習 7 MU2-EC6S で実機確認を行おう ( 注意 :MU2-EC6S のテンキーは負論理 ( 押された時が 押されていない時 )) SW_A を開放状態で CLK_SW を 回押すと LED 点灯 SW_A を押下状態で CLK_SW を 回押すと LED 消灯 することを確認する LED SW_A CLK_SW CK_DIV 設定を F とする (CLK_SW 押下毎に クロック発生する ) 72

73 7.2 練習 8 問題 スイッチを押して 秒後に学籍番号を点灯しよう! 尚 入力されるクロックは MHz とする (MU2-EC SW27 CK_DIV は 2 とする ) 73

74 練習 8 解答例 (count 解答例.doc ファイル参照 ) SW RESET CLK LED_A LED_B LED_C LED_D LED_E LED_F LED_G LED_H start SW を押した時だけ data を動かす信号 data 秒数えるための信号 start CLK RESET SW data XX X 2X 3X 4X 5X 6X 7X X8X 9 秒 74

75 7.2 練習 9 問題 下記回路を設計 コンパイルして実機確認を行おう RESET を押す 27SEGLED の H に を点灯 3SW を押す 47SEGLED の H の表示が 秒毎に と繰り返す尚 入力されるクロックは MHz とする (MU2-EC SW27 CK_DIV は 2 とする ) 75

76 練習 9 解答例 (clk-kaitourei.doc ファイル参照 ) SW RESET CLK sec_clk SW RESET CLK sec_cont RESET CLK LED_H 秒を数える sec_clk 信号を作るためのカウンタ回路 sec_clk 信号を数える sec_cont 信号を作るためのカウンタ回路 sec_cont 信号を LED_H に表示するためのテゴータ 回路 CLK RESET SW sec_clk sec_cont LED_H 秒 秒 秒 秒 秒 X X X X 2 X 8 X 9 X X X FC X 6 X DA X FE X E6 X FC 76

77 8. MU2-EC6S を使用した 課題演習 3 77

78 8. シフト回路を設計してみよう 78

79 8.. シフト回路仕様説明 機能概要 RESET を押す 27SEGLED の H に を表示する 3SW を押す 47SEGLED の表示を 秒毎に変える MU2-EC6S 7SEG A B C D E F G H 数字表示 LED FPGA PSW (8..2 図 参照 ) SW CLK 発振部 MHZ RST 回路部 79

80 8.. シフト回路仕様説明 2 トッフ モシ ュールフ ロック図 FPGA SW RESET CLK sec _clk sec _clk RESET CLK sec _count 4 sec _count st_h dec 8 8 LED_H LED_G mask_g 8 LED_F mask_f 8 LED_E RESET CLK mask_e mask_d mask_c LED_D LED_C LED_B mask_b 8 LED_A mask_a mask 8

81 8.. シフト回路仕様説明 3 仕様 ブロック名 sec_clk sec_count mask dec 概略仕様 秒数えるためのカウンタ sec_clkを数えるための回路表示が出るまでマスク信号発生回路 sec_countを表示するためのもの 8

82 8..2 Verilog による設計 問題 RESET を押す 27SEGLED の H に を表示する 3SW を押す 47SEGLED の表示を 秒毎に変える ( 図 参照 ) A 2 3 B C D E F G H 秒 ( 秒後 ) 秒 (2 秒後 ) 秒 (3 秒後 ) 秒 (4 秒後 ) 秒 (5 秒後 ) 秒 (6 秒後 ) 秒 (7 秒後 ) 秒 (8 秒後 ) 秒 (9 秒後 ) 秒 ( 秒後 ) 図 82

83 8..2 Verilog による設計解答例 (clkseg 解答例.doc ファイル参照 ) ヒント.sec_clk の入力と出力信号 CLK RESET SW count (sec_clk 内のカウンタ値 ) sec_clk X XX 2X 3X 4X 5X 6X 7X 8X 9X X X 2X 3X 4X 5X 6X 7X 8X 9X X X 2X 3X 4X 5X 6X 7X 8X 9X X X 2X 3X 4X 5X 6X 7X 8X 9X X X sec_count X X X 2 X 3 X 83

84 8..2 Verilog による設計 ヒント 2.sec_count の入力と出力の信号 st_h は ( 図 の 7 秒後の参照 ) 7SEGLED が全て表示されるまでをマスクする信号 st_h CLK ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ RESET sec_clk sec_count X X X 2 X 3 X 4 X 5 X 6 X 7 X 8 X 9 X X X 2 X 3 X 4 X 5 X 6 X 7 ヒント 3.mask の入力と出力の信号 mask は 秒ずつずれて数字を表示するための信号 sec_count mask_g mask_f mask_e mask_d 秒後 X X X 2 X 3 X 4 X 5 X 6 X 7 X 8 X 9 X X X 2 X 3 X 4 X 5 X 6 X 7 2 秒後 3 秒後 4 秒後 mask_c 5 秒後 mask_b 6 秒後 mask_a 7 秒後 84

85 8..2 Verilog による設計 ヒント 4.7SEGLED の入力と出力の信号 mask 信号を 7SEGLED に表示 ( は表示無し ) sec_clk LED_H LED_G LED_F LED_E LED_D LED_C LED_B LED_A X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X F2 X 66 X B6 X 3E XE4 X X X X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X F2 X 66 X B6 X 3E X X X X X X X X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X F2 X 66 X B6 X X X X X X X X X X X X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X F2 X 66 X X X X X X X X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X F2 X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X DA X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC X 6 X FC X 6 X DA X F2 X 66 X B6 X3E X E4 XFE X E6 X FC 85

86 8..3 実機確認 86

87 9.MU2-EC6S を使用した 自由課題 87

88 参考 MU2-EC マニュアル添付 CLK24 BEEP 回路 88