Kazutoshi Kobayashi (kobayasi kit.ac.jp)
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- あゆみ りゅうとう
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1 Kazutoshi Kobayashi (kobayasi kit.ac.jp)
2 , FPGA Verilog-HDL QuartusII FPGA BCD Quartus binshifttop Quartus Quartus FPGA LED Cver on Cygwin Cygwin GPL Cver GTK PLI i
3 5.4 Verilog-XL on Solaris GTK Verilog-XL on Linux PLI FPGA ii
4 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d) ,, Verilog-HDL, FPGA,. 1.2,,,, html. % netref,.,, View Encoding Japanese (Auto-Detect). 1
5 2 2.1 FPGA, Verilog-HDL RTL, FPGA, Altera QuartusII. QuartusII FPGA Altera. Verilog-HDL RTL( ), FPGA,, FPGA., Synopsys FPGA Compiler II, Synplicity Synplify Pro FPGA, Quartus II, Quartus II.,,. 2.2 Verilog-HDL 1. ( )., roulette,. % mkdir roulette % cd roulette 2. Verilog.. verilog/roulette.v verilog/roulettesim.v 3. verilog Verilog-XL. % verilog roulettesim.v roulette.v. 2
6 0: xxxxxx 10: : : : : : Verilog, 7 LED. LED 1. 1: roulette.v module roulette(out,clk,rst); input CLK,RST; output [5:0] out; reg [5:0] out; reg [10:0] divide; // 11, 2 11 (2048 ). CLK or negedge RST) if(!rst) out<=1;divide<=0; else if(divide==0)// 2048,. out[0]<=out[5]; out[1]<=out[0]; out[2]<=out[1]; out[3]<=out[2]; out[4]<=out[3]; out[5]<=out[4]; divide<=divide+1; // 1. module 2: roulettesim.v timescale 1ns/100ps // 1ns, 100ps. module roulettesim; reg CLK,RST; wire [5:0] out; ifdef MAX roulette I0(.out5(out[5]),.out4(out[4]),.out3(out[3]),.out2(out[2]), 3
7 .out1(out[1]),.out0(out[0]),.clk(clk),.rst(rst)); //,. else roulette I0(.out(out),.CLK(CLK),.RST(RST)); if initial CLK=0;RST=1; #10 RST=0; #10 RST=1;// 10ns. # $finish;//, 200usec. always #10 //, 20ns. CLK=~CLK; initial $monitor("%d: ",$time,"%b",out); initial $dumpfile("roulette.vcd"); //. $dumpvars;//. ifdef SDF initial $sdf_annotate("roulette/roulette.sdo",i0,,"sdf.log", "TOOL_CONTROL", " : : ","FROM_MTM" ); // SDF if module 2.3 QuartusII FPGA 1. roulette.tclverilog/roulette.tcl, roulette/. 2. Quartus II ( 2.3). % cd ~/roulette/ % quartus 3., 2.1,, OK. 4., 2.2, Yes., No, File New Project Wizard. 5. Project Wizard ( 2.4), Next ,
8 2.1: 2.2: New Project 2.3: Quartus 2.1: New Project Wizard: page 1 of 5 What is the working directory.. What is the name of the project What is the name of the top-level design entity... ( /roulette) roulette roulette 5
9 2.4: Project Wizard 1 ( /roulette) roulette 2.5: Project Wizard 2 6
10 2.6: Project Wizard 3 2.7: Select Family , roulette.v File Name, Finish., Finish, Project Add/Remove Files in Project roulette.v. 8. Select Family, Cyclone. ( ) 9. Tools->Tcl Scripts, Project roulette.tcl, Run., FPGA. Tcl Scripts. (a) roulette.tcl roulette. (b), roulette.tcl. (c) Tools Option Internet Connectivity, Check the Altera web site for new Quartus II Information, quartus. 7
11 2.8: Select Family (Start Compilation) 2.9: Start Compilation (d) Quartus (e) Quartus, File->Open Project, roulette, Tools->Tcl Scripts 10. (Start Compilation) EthernetBlaster FPGA. 2. Tools Programmer. 3.. (a) Hardware Setup. Add Hardware, 2.10, EthernetBlaster Auto Detect. (b) 2.11, Server Name EthernetBlaster, Server Password. (c) 2.12, Currently selected hardware EthernetBlaster. 8
12 2.10: Add Hardware 2.11: Add Hardware : Hardware Setup 9
13 2.13: roulette.sof 4. Program/Configure,. ( 2.13). 5. Start, FPGA. 6., 7 LED.,. 10
14 BCD 2,. % cd % mkdir binshifttop, binshifttop,. 5.1 binshiftreg module module, verilog -c binshiftreg.v,. verilog/binshiftreg1.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; // input, output module assign function binshiftreg function dectobin d verilog/binshiftreg2.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; wire [3:0] d; // 1 wire. assign d=dectobin(decimal); // function dectobin d function [3:0] dectobin; // [3:0] input [9:0] in; // function 11
15 if(in[9]) // function if, case dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; // else if(in[0]) dectobin = 0; // else function module count REGA always binshiftreg 5.4 out assign. verilog/binshiftreg.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; wire [3:0] d; reg [1:0] count; reg [6:0] REGA; assign d=dectobin(decimal); function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; else if(in[0]) dectobin = 0; 12
16 function CLK or negedge RST) if(!rst) REGA<=0; count<=0; else if((decimal!= 0) && (count < 2)) REGA<=(REGA*10)+d; count<=count+1; else if(ce) REGA<=0; count<=0; assign out=rega; module 5.6 binshifttop binshifttop verilog/skel/binshifttop.v module binshifttop (push,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,RST,CE; output [6:0] ledl, ledh; module binshifttop verilog/binshifttop.v module binshifttop (push,ledl,ledh,clk,ce,rst); input [9:0] push;// 10. input CLK,RST,CE; output [6:0] ledl, ledh; //rect wire [6:0] out; wire [9:0] pushout; // wire CEout; //rect //rect syncro #(1) I3(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); //rect syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); 13
17 3.1: GUI // #(10), \ref{sec:asyncro}. binled I1(.in(out),.ledl(ledl),.ledh(ledh)); //rect binshiftreg I0(.decimal(pushout),.CLK(CLK),.RST(RST),.CE(CEout),.out(out)); // binshiftreg decimal, syncro out // pushout. //rect module binshifttop. verilog/binshiftsimgtk.v GTK. verilog/other.v.,, X Window GUI., GUI, verilog PLI(Programming Language Interface) C. GUI, verilog. gtksim.sh Verilog. binshifttop, UNIX. % gtksim.sh binshiftsimgtk.v binshifttop.v binshiftreg.v other.v, GUI( 3.1). Q,,,., binshifttop 10 CE RST. 7 LED LED, overflow. 14
18 3.2: Select Family Quartus binshifttop 1. binshifttop.tclverilog/binshifttop.tcl, binshifttop/. 2. Quartus II. ( 2.3), 2.2, Yes., No, File New Project Wizard. % cd ~/binshifttop % quartus 3. Project Wizard ( 2.4), Next. Project Wizard, File Project Wizard , Next. 3.1: New Project Wizard: page 1 of 5 What is the working directory.. What is the name of the project What is the name of the top-level design entity... ( /binshifttop) binshifttop binshifttop 5. binshifttop.v, binshiftreg.v, other.v File Name, Finish., Finish, Project Add/Remove Files in Project,. 6. Select Family, Cyclone. 7. Tools->Tcl Scripts, Project binshifttop.tcl, Run., FPGA. 8. (Start Compilation). 15
19 ,,. % cd ~/ % mkdir enzantop 5.7 binshiftreg.v enzan.v, enzan.v, verilog -c enzan.v,. module. verilog -c. verilog/enzan part1.v module verilog/enzan part2.v + verilog/enzan part3.v = verilog/enzan part4.v out verilog/enzan.v enzan.v module enzan(decimal,plus,equal,clk,rst,ce,out); input [9:0] decimal; input CLK,CE,RST,plus,equal; output [6:0] out; wire [3:0] d; reg [6:0] REGA,REGB; reg [1:0] count; reg equal_reg; function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; 16
20 else if(in[0]) dectobin = 0; function assign d=dectobin(decimal); CLK or negedge RST) if(!rst) REGA<=0;REGB<=0;count<=0;equal_reg<=0; else if((decimal!=0) && (count < 2)) REGA<=REGA*10+d; count <= count + 1; else if(plus) count<=0; REGA<=0; REGB<=REGA; else if(equal) count<=0; REGB<=REGA+REGB; equal_reg<=1; else if(ce) count<=0; REGA<=0; equal_reg<=0; assign out=(equal_reg==0)?rega:regb; module 5.8 enzantop. enzan.v, binshifttop.v enzantop.v. verilog -c. verilog/skel/enzantop.v module verilog/enzantop.v enzantop module enzantop (push,plus,equal,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,CE,RST,plus,equal; output [6:0] ledl,ledh; wire [6:0] out; wire [9:0] pushout; 17
21 wire CEout,equalout,plusout; enzan IO(.decimal(pushout),.plus(plusout),.equal(equalout),.CLK(CLK),.CE(CEout),.RST(RST),.out(out)); binled I1(.in(out),.ledl(ledl),.ledh(ledh)); syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); syncro #(1) I3(.in(plus),.out(plusout),.CLK(CLK),.RST(RST)); syncro #(1) I4(.in(equal),.out(equalout),.CLK(CLK),.RST(RST)); syncro #(1) I5(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); module enzantop. verilog/enzansimgtk.v GTK. verilog/other.v.. % gtksim.sh enzansimgtk.v enzantop.v enzan.v other.v Quartus 1. enzantop.tclverilog/enzantop.tcl. 2. enzantop, quartus % cd ~/enzantop % quartus 3. New Project Wizard, : New Project Wizard: page 1 of 5 What is the working directory.. What is the name of the project What is the name of the top-level design entity... ( /enzantop) enzantop enzantop 4. Tools->Tcl Scripts, Project enzantop.tcl, Run. 5. binshifttop. 18
22 ,,. % cd ~/ % mkdir calctop 5.9 verilog/inversesigned.v(signed ) module inverse; reg signed [4:0] A,B,C;// 5 initial A=3;B=-2; $display("a=%d,%b, B=%d,%b",A,A,B,B); C=8-5; // 3 #100 C=5-8; // -3 #100 C=-10-8; // -18( ) #100 C=10+10; // 20( ) initial $monitor("%d: ",$time,"c=%d, %b",c,c); // C module verilog/skel/calc.v verilog/calc.v (signed ) define DECIMAL 0 define OPE 1 define HALT 2 module calc(decimal,plus,minus,equal,clk,rst,ce,sign,overflow,out); input [9:0] decimal; input CLK,CE,RST,plus,minus,equal; output sign,overflow; output [6:0] out; wire [3:0] d; reg [1:0] state; reg [6:0] REGA; reg signed [8:0] REGB; reg [1:0] count; reg add_or_sub; 19
23 function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; else if(in[0]) dectobin = 0; function assign d=dectobin(decimal); CLK or negedge RST) if(!rst) REGA<=0;REGB<=0;count<=0; add_or_sub<=0; state<= DECIMAL; else case(state) DECIMAL: if((decimal!=0) && (count < 2)) count<=count+1; REGA<=REGA*10+d; else if(ce) REGA<=0; count<=0; else if(plus minus equal) if(add_or_sub==0) REGB<=REGB+REGA; else 20
24 REGB<=REGB-REGA; if(plus) add_or_sub<=0; else if(minus) add_or_sub<=1; state<= OPE; OPE: if((regb>99) (REGB<-99)) state<= HALT; else if(decimal) REGA<=d; count <= 1; state<= DECIMAL; HALT: if(ce) REGA<=0; REGB<=0; add_or_sub<=0; count<=0; state<= DECIMAL; case assign out=(state== OPE)?((REGB>=0)?REGB[6:0]:~REGB[6:0]+1):REGA; assign sign=(state== OPE)?REGB[8]:0; assign overflow=(state== HALT)?1:0; module verilog/calctop.v (calctop.v) module calctop \ (push,plus,minus,equal,ledsign,overflow,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,CE,RST,plus,minus,equal; output [6:0] ledl; output [6:0] ledh; output [6:0] ledsign; output overflow; wire [6:0] out; wire [9:0] pushout; assign ledsign[5:0]=0; 21
25 calc \ I0(.decimal(pushout),.plus(plusout),.equal(equalout),.CLK(CLK),.CE(CEout),.RST.out(out),.minus(_minus),.sign(ledsign[6]),.overflow(overflow)); binled I1(.in(out),.ledl(ledl),.ledh(ledh)); syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); syncro #(1) I3(.in(plus),.out(plusout),.CLK(CLK),.RST(RST)); syncro #(1) I4(.in(equal),.out(equalout),.CLK(CLK),.RST(RST)); syncro #(1) I5(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); syncro #(1) I6(.in(minus),.out(_minus),.CLK(CLK),.RST(RST)); module calctop,. verilog/other.v. verilog/calcsimgtk.v GTK. % gtksim.sh calcsimgtk.v calctop.v calc.v other.v Quartus 1. calctop.tclverilog/calctop.tcl. 2. calctop, quartus % cd ~/calctop % quartus 3. New Project Wizard, : New Project Wizard: page 1 of 5 What is the working directory.. What is the name of the project What is the name of the top-level design entity... ( /calctop) calctop calctop 4. Tools->Tcl Scripts, Project calctop.tcl, Run. 5. binshifttop. 22
26 4 FPGA 4.1, Power Medusa MU200-EC6S.. FPGA, Altera Cyclone. Cyclone FPGA,., SUN,, Ethernet Blaster,. PC, USB USB. 4.2, LED( ) 4.1, 4.2.,, 4.2, LED 7 LED FPGA. 1 LED. LED FPGA., 4.3., SW26(1 )
27 4.1: ( 1) 28 CLK 7 A 7 E 240 RST 133 A0 87 E0 134 A1 88 E1 2 A0 135 A2 93 E2 3 A1 136 A3 94 E3 4 A2 137 A4 95 E4 5 A3 138 A5 98 E5 6 A4 139 A6 99 E6 7 B0 140 A7 100 E7 8 B1 7 B 7 F 11 B2 123 B0 77 F0 12 B3 124 B1 78 F1 13 B4 125 B2 79 F2 14 C0 126 B3 82 F3 15 C1 127 B4 83 F4 16 C2 128 B5 84 F5 17 C3 131 B6 85 F6 18 C4 132 B7 86 F7 7 LED A B C D E F G H EP1C6Q240C8 LED( 2 ) SW ABC ON SW SW FPGA LED RST 4.1: FPGA 0 24
28 4.2: ( 2) 7 C 7 G 19 D0 115 C0 65 G0 20 D1 116 C1 66 G1 21 D2 117 C2 67 G2 23 D3 118 C3 68 G3 41 D4 119 C4 73 G4 LED 120 C5 74 G5 47 LED C6 75 G6 48 LED C7 76 G7 49 LED-2 7 D 7 H 50 LED D0 57 H0 53 LED D1 58 H1 54 LED D2 59 H2 55 LED D3 60 H3 56 LED D4 61 H4 108 D5 62 H5 113 D6 63 H6 114 D7 64 H7 ( ) 4.2: USB Blaster, Master Blaster ( ). EtherBlaster. A7 A2 A3 A1 A6 A5 A4 A0 4.3: 7 LED 25
29 4.3: MHz 20MHz 10MHz 5MHz 1.25MHz 3125kHz 78.1kHz 19.5kHz 8 9 A B C D E F 9.8kHz 4.9kHz 2.44kHz 1.22kHz 610Hz 305Hz 1.0Hz A0 A1 A2 A3 A B0 B1 B2 B3 B = C0 C1 C2 C3 C FPGA 0 CE D0 D1 D2 D3 D : 26
30 , 0. 27
31 5 5.1,, GUI PLI,.,.,, PLI, kazunoko.kuee.kyoto-u.ac.jp/ kobayasi/refresh. 5.2 Verilog, signed,. Verilg-XL, NC-verilog Cadence : Solaris, HP-UX, Windows VCS Synopsys : Solaris, HP-UX, Windows, Linux modelsim Mentor Graphics : Solaris, HP-UX, Windows, Linux GPL Cver Antrim Design Systems PLI,,., GPL Cver, GPL Verilog Simulator. Verilog 2001,.,, Windows Cygwin GPL Cver, PLI., Solaris, Linux Verilog-XL PLI. 5.3 Cver on Cygwin Cygwin 1. cygwin. Install or update now!. 28
32 2. Select Packages, Devel, gcc make Skip, Install GPL Cver 1. GPL Cver gplcver-2.11a.src.tar.bz2http:// 2.11a.src.tar.bz2. 2. cygwin. $ tar xfj gplcver-2.11a.src.tar.bz2 3. gplcver-2.11a.src/src, make. $ cd gplcver-2.11a.src/src $ make -f makefile.cygwin 4. objs, PLI cver. $ cd../objs $ make -f makefile.dll dll exe 5., makefile,.cver/makefile.cygwin $ cd../tests_and_examples/examples.vpi/ # makefile.cygwin, $ make -f makefile.cygwin dll run #. tmp_channel 29
33 5.3.3 GTK, Cygwin GTK Gtk+ Win32 Development Environment., C:\cygwin\GTK. 2., Makefilecver/Makefile.tex, helloworld.ccver/ helloworld.c. 3. cygwin make # Makefile, helloworld.c $ make $./helloworld.exe # windows, hello world PLI 1. gtkcalc cver.tgzcver/gtkcalc cver.tgz 2. gplcver-2.11a.src.tar.bz #, gplcver-2.11a.src.tar.bz2 $ tar xfz gtkcalc_cver.tgz 4., $ cd gtkcalc $./gtksim.sh 5., $ make clean $ make dll $./gtksim.sh 30
34 5.4 Verilog-XL on Solaris GTK+. gtkcalc/gtklib.tgz,.,, / gtkcalc/solaris/libvpi.so gtkcalc/solaris/gtksim.sh, CALCLIB= GTKLIB= CALCLIB=, libvpi.so, GTKLIB= GTK. gtksim.sh, chmod +x gtksim.sh. 5.5 Verilog-XL on Linux Linux,, GTK+,, GTK gtkcalc/linux/libvpi.so. 31
35 5.5.2 gtkcalc/linux/gtksim.sh, CALCLIB= CALCLIB=, libvpi.so. gtksim.sh, chmod +x gtksim.sh. 5.6 PLI PLI gtkcalc/gtkcalc.tgz. 32
36 6 6.1 FPGA, Quartus II. MU200-EC6S Cyclone, Quartus II Web Edition, Verilog HDL., GPL Cver, FPGA, MU200-EC6S,,. 6.2 FPGA. /, KITE, FPGA., Power Medusa MU200-AP, Verilog-HDL 3., SFL, FPGA,., Celoxica DK-II, C FPGA. 33
, FPGA Verilog-HDL
Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2007 12 19-20 1 1 1.1...................................... 1 1.2,................................. 1 2 2 2.1 FPGA......................... 2 2.2 Verilog-HDL.............................
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/
1 Kazutoshi Kobayashi kobayasi@ieeeorg 2002 12 10-11 1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/kobayasi/kobayasi/refresh/indexhtml,,
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
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電卓の設計 1 FPGA Express と MAXPLUS2 に よる FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2 どうして電卓なの? その場で 10 キーを使って動かせる プロセッサだと プログラムを考えたり メモリとのインタフェースが必要
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PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
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Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
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Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
HDL Designer Series SupportNet GUI HDL Designer Series HDL Desi
ALTIMA Company, MACNICA, Inc. HDL Designer Series Ver. 2016.2 2017 7 Rev.1 ELSENA,Inc. 1. 2. 3....3 HDL Designer Series...3...4 3-1. 3-2. SupportNet... 4... 5 4....6 4-1. 4-2.... 6 GUI... 6 5. HDL Designer
LSI LSI
EDA EDA Electric Design Automation LSI LSI FPGA Field Programmable Gate Array 2 1 1 2 3 4 Verilog HDL FPGA 1 2 2 2 5 Verilog HDL EDA 2 10 BCD: Binary Coded Decimal 3 1 BCD 2 2 1 1 LSI 2 Verilog HDL 3 EDA
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
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Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll 14 5.1 Cyclone V GX FPGA... 14 5.2 FPGA ROM...
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1: ITT-2 DDR2 1.8V,.V(F) Config. Mem. JTAG XCFPV048 LEDs SWs Clock (VariClock) DDR2 DDR2 DDR2 FPGA XC5VFX0T General-Purpose LEDs SWs XTAL (2.68kHz) MC
2009 ZEAL-C01 1 ZEAL ZEAL-C01 2 ITT-2 2 [1] 2 ITT-2 Bluetooth ZEAL-C01 ZEAL-S01 ITT-2 ZEAL IC FPGA (Field Programmable Gate Array) MCU (Microcontroller Unit) FPGA Xilinx Virtex-5 (XC5VFX0T) MCU Texas Instruments
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
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STEP 学習内容 パソコンに FPGA の開発環境を構築します インストールは以下の手順で行います. Quartus Prime とは 2. Quartus Prime のダウンロード. Quartus Prime のインストール. USB ドライバのインストール. Quartus Prime とは Quartus Prime は Intel の FPGA 統合開発環境です Quartus Prime
[user@linux tmp]$ tar xzvf utvpn-src-unix-v100-7092-beta-2010.06.25.tar.gz [user@linux tmp]$ cd utvpn-unix-v100-7092-beta [user@linux utvpn-unix-v100-7092-beta]$ ls License-ja.txt configure makefiles src
実施していただく前に
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20 H8/3069LAN H. Fukura
20 H8/3069LAN 1.1 2009 2 9 H. Fukura 1 1 2 Cygwin 2 2.1................... 3 2.2................. 3 3 h8300-hms 13 3.1................... 14 3.2......... 14 3.3............. 35 3.4.............. 38 i
ohp.mgp
2019/06/11 A/B -- HTML/WWW(World Wide Web -- (TA:, [ 1 ] !!? Web Page http://edu-gw2.math.cst.nihon-u.ac.jp/~kurino VNC Server Address : 10.9.209.159 Password : vnc-2019 (2019/06/04 : : * * / / : (cf.
intra-mart Web for SellSide ver /03/31 Oracle MS-SQL Server IBM DB2 MS-SQL Server IBM DB2 Client Side JavaScript Server Side JavaScript URL -
intra-mart Web for SellSide ver3.1.0 2002/03/31 Oracle MS-SQL Server IBM DB2 MS-SQL Server IBM DB2 Client Side JavaScript Server Side JavaScript URL - intra-mart intra-mart intra-mart - 1 - intra-mart
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ESET NOD32 Antivirus Z028138-01 [2013 9 ] ii ...ii...ii 1... 1 1.1 ESET NOD32 Antivirus... 1 1.2... 1 1.3... 1 1.4... 2 2 ESET NOD32 Antivirus... 3 2.1 ESET NOD32 AntivirusEZ Controller... 3 2.1.1 Windows
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( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成
概要 Windows Embedded Standard 7 は Windows Embedded Standard ポートフォリオにおける次世代プラットフォームで Windows 7 オペレーティングシステムのパワー 使いやすさ 信頼性を備えており カスタマイズ可能なコンポーネント化された形で提供
Windows Embedded Standard 7 の 使用によるアプリケーションの 開発 展開 デバッグ 目次 概要... 2 アプリケーション... 3 目的... 3 コードと環境... 3 Windows Embedded Standard 7 のイメージの準備... 6 HelloWorld アプリケーションを静的に分析... 6 1. 依存関係を解決します... 9 2. ターゲット機器の共有フォルダーを作成します...
Quartus II クイック・スタートガイド
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September 2016 1 Windows Cygwin Mac *1 Emacs Ruby 1 1.1 ( ) 1 Cygwin Bash Cygwin Windows Cygwin Cygwin Mac 1 Mac 1.2 *2 ls *3 *1 OS Linux *2 *3 Enter ( ) 2 ~/16:00:20> ls 2 2 ls ls -a ~/16:00:20> ls -a
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TH-42/47/55LF6J,TH-42/47/55LF60J
- + - + 1 2 M3 HDMI HDMI AV OUT HDMI AV OUT DVD DVD 19 3 1 18 4 2 11 12 13 14 15 16 17 18 19 10 DVD VIDEO OUT VCR AUDIO OUT L R RCA-BNC RCA-BNC Y PB PR OUT RGB OUT L R AUDIO OUT RGB DVD DVI-D PC DVI 5
P X-M04-00 PowerChute Network Shutdown PowerChute Network Shutdown Standard v2.2.3a / Enterprise v2.2.3v PowerChute Network Shutdown Standard
P-2416-211X-M04-00 PowerChute Network Shutdown Standard v2.2.3a GHSVSUUP86 Enterprise v2.2.3v GHSVSUUP87 P-2416-211X-M04-00 PowerChute Network Shutdown PowerChute Network Shutdown Standard v2.2.3a / Enterprise
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日本語マニュアル 第 21 章 シミュレーション ユーザーガイド ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 疑義が生じた場合は ラティスセミコンダクター正規代理店の技術サポート担当にお問い合わせ頂くか