, FPGA Verilog-HDL
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- くうしょう しんまつ
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1 Kazutoshi Kobayashi
2 , FPGA Verilog-HDL QuartusII FPGA BCD Quartus binshifttop Quartus Quartus FPGA LED Cver on Cygwin Cygwin GPL Cver GTK PLI i
3 5.4 Verilog-XL on Solaris GTK Verilog-XL on Linux PLI FPGA ii
4 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d) ,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape file:///home/users22/ref07/ref07294/sdoc/index.html (netref OK) # / 3.,, View Encoding Japanese (Auto-Detect). 1
5 2 2.1 FPGA, Verilog-HDL RTL, FPGA, Altera QuartusII. QuartusII FPGA Altera. Verilog- HDL RTL( ), FPGA,, FPGA., Synopsys FPGA Compiler II, Synplicity Synplify Pro FPGA, Quartus II, Quartus II.,,. 2.2 Verilog-HDL 1. ( )., roulette,. % mkdir roulette % cd roulette 2. Verilog.. verilog/roulette.v verilog/roulettesim.v 3. verilog Verilog-XL. % verilog roulettesim.v roulette.v. 2
6 0: xxxxxx 10: : : : : : Verilog, 7 LED. LED 1. 1: roulette.v module roulette(out,clk,rst); input CLK,RST; output [5:0] out; reg [5:0] out; reg [10:0] divide; // 11, 2 11 (2048 ). CLK or negedge RST) if(!rst) out<=1;divide<=0; else if(divide==0)// 2048,. out[0]<=out[5]; out[1]<=out[0]; out[2]<=out[1]; out[3]<=out[2]; out[4]<=out[3]; out[5]<=out[4]; divide<=divide+1; // 1. module 2: roulettesim.v `timescale 1ns/100ps // 1ns, 100ps. module roulettesim; reg CLK,RST; wire [5:0] out; `ifdef MAX roulette I0(.out5(out[5]),.out4(out[4]),.out3(out[3]),.out2(out[2]),.out1(out[1]),.out0(out[0]),.CLK(CLK),.RST(RST)); //,. `else roulette I0(.out(out),.CLK(CLK),.RST(RST)); `if 3
7 initial CLK=0;RST=1; #10 RST=0; #10 RST=1;// 10ns. # $finish;//, 200usec. always #10 //, 20ns. CLK= CLK; initial $monitor("%d: ",$time,"%b",out); initial $dumpfile("roulette.vcd"); //. $dumpvars;//. `ifdef SDF initial $sdf_annotate("roulette/roulette.sdo",i0,,"sdf.log", "TOOL_CONTROL", " : : ","FROM_MTM" ); // SDF `if module 2.3 QuartusII FPGA 1. roulette.tclverilog/roulette.tcl, roulette/. 2. Quartus II ( 2.3). % cd /roulette/ % quartus 3., 2.1,, OK. 4., 2.2, Yes., No, File New Project Wizard. 2.1: 4
8 2.2: New Project 2.3: Quartus 2.1: New Project Wizard: page 1 of 5 What is the working directory.. ( /roulette) What is the name of the project roulette What is the name of the top-level design entity... roulette 5
9 2.4: Project Wizard 1 /roulette roulette 2.5: Project Wizard 2 6
10 2.6: Project Wizard 3 2.7: Select Family 5. Project Wizard ( 2.4), Next , , roulette.v File Name, Finish., Finish, Project Add/Remove Files in Project roulette.v. 8. Select Family, Cyclone. ( ) 9. Tools->Tcl Scripts, Project roulette.tcl, Run., FPGA. Tcl Scripts,. 7
11 2.8: Select Family (Start Compilation) 2.9: Start Compilation (a) roulette.tcl roulette. (b), roulette.tcl. (c) Tools Option Internet Connectivity, Check the ALtera web site for new Quartus II Information, quartus. (d) Quartus (e) Quartus, File->Open Project, roulette, Tools->Tcl Scripts 10. (Start Compilation) , Tools Programmer. 8
12 2.10: Add Hardware 2.11: Hardware Setup 3.. Hardware Setup. Add Hardware, 2.10, Master Blaster, /dev/term/a, , OK. 2.11, Currently selected hardware, MasterBlaster /dev/term/a OK. Close. 4. Program/Congure ( 2.12). 5. Start, FPGA. 6., 7 LED.,. 9
13 2.12: roulette.sof 10
14 BCD 2,. % cd % mkdir binshifttop, binshifttop,. 5.1 binshiftreg module module verilog/binshiftreg1.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; // input, output module assign function binshiftreg function dectobin d verilog/binshiftreg2.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; wire [3:0] d; // 1 wire. assign d=dectobin(decimal); // function dectobin d function [3:0] dectobin; // [3:0] input [9:0] in; // function if(in[9]) // function if, case dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; 11
15 // else if(in[0]) dectobin = 0; // else function module count REGA always binshiftreg 5.4 out assign. verilog/binshiftreg.v module binshiftreg(out,decimal,clk,rst,ce); output [6:0] out; input [9:0] decimal; input CLK,RST,CE; wire [3:0] d; reg [1:0] count; reg [6:0] REGA; assign d=dectobin(decimal); function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; else if(in[0]) dectobin = 0; function CLK or negedge RST) if(!rst) REGA<=0; count<=0; else if((decimal!= 0) && (count < 2)) REGA<=(REGA*10)+d; 12
16 count<=count+1; else if(ce) REGA<=0; count<=0; assign out=rega; module 5.6 binshifttop binshifttop verilog/skel/binshifttop.v module binshifttop (push,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,RST,CE; output [6:0] ledl, ledh; module binshifttop verilog/binshifttop.v module binshifttop (push,ledl,ledh,clk,ce,rst); input [9:0] push;// 10. input CLK,RST,CE; output [6:0] ledl, ledh; //rect wire [6:0] out; wire [9:0] pushout; // wire CEout; //rect //rect syncro #(1) I3(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); //rect syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); // #(10), \ref{sec:asyncro}. binled I1(.in(out),.ledl(ledl),.ledh(ledh)); //rect binshiftreg I0(.decimal(pushout),.CLK(CLK),.RST(RST),.CE(CEout),.out(out)); // binshiftreg decimal, syncro out // pushout. //rect module 13
17 3.1: GUI binshifttop. verilog/binshiftsimgtk.v GTK. verilog/other.v.,, X Window GUI., GUI, verilog PLI(Programming Language Interface) C. GUI, verilog. gtksim.sh Verilog. binshifttop, UNIX. % gtksim.sh binshiftsimgtk.v binshifttop.v binshiftreg.v other.v, GUI( 3.1). Q,,,., binshifttop 10 CE RST. 7 LED LED, overow Quartus binshifttop 1. binshifttop.tclverilog/binshifttop.tcl, binshifttop/. 2. Quartus II. ( 2.3), 2.2, Yes., No, File New Project Wizard. 14
18 3.2: Select Family % cd /binshifttop % quartus 3. Project Wizard ( 2.4), Next. Project Wizard, File Project Wizard , Next. 3.1: New Project Wizard: page 1 of 5 What is the working directory.. ( /binshifttop) What is the name of the project binshifttop What is the name of the top-level design entity... binshifttop 5. binshifttop.v, binshiftreg.v, other.v File Name, Finish., Finish, Project Add/Remove Files in Project,. 6. Select Family, Cyclone. 7. Tools->Tcl Scripts, Project binshifttop.tcl, Run., FPGA. 8. (Start Compilation) ,,. % cd / % mkdir enzantop 15
19 3.2.1 enzantop. verilog/enzansimgtk.v GTK. verilog/other.v.. % gtksim.sh enzansimgtk.v enzantop.v enzan.v other.v 5.7 enzan Verilog-HDL verilog/enzan part1.v module verilog/enzan part2.v + verilog/enzan part3.v = verilog/enzan part4.v out verilog/enzan.v enzan.v module enzan(decimal,plus,equal,clk,rst,ce,out); input [9:0] decimal; input CLK,CE,RST,plus,equal; output [6:0] out; wire [3:0] d; reg [6:0] REGA,REGB; reg [1:0] count; reg equal_reg; function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; else if(in[0]) dectobin = 0; function 16
20 assign d=dectobin(decimal); CLK or negedge RST) if(!rst) REGA<=0;REGB<=0;count<=0;equal_reg<=0; else if((decimal!=0) && (count < 2)) REGA<=REGA*10+d; count <= count + 1; else if(plus) count<=0; REGA<=0; REGB<=REGA; else if(equal) count<=0; REGB<=REGA+REGB; equal_reg<=1; else if(ce) count<=0; REGA<=0; equal_reg<=0; assign out=(equal_reg==0)?rega:regb; module 5.8 enzantop verilog/skel/enzantop.v module verilog/enzantop.v enzantop module enzantop (push,plus,equal,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,CE,RST,plus,equal; output [6:0] ledl,ledh; wire [6:0] out; wire [9:0] pushout; wire CEout,equalout,plusout; enzan IO(.decimal(pushout),.plus(plusout),.equal(equalout),.CLK(CLK),.CE(CEout),.RST(RST),.out(out)); binled I1(.in(out),.ledl(ledl),.ledh(ledh)); syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); syncro #(1) I3(.in(plus),.out(plusout),.CLK(CLK),.RST(RST)); syncro #(1) I4(.in(equal),.out(equalout),.CLK(CLK),.RST(RST)); syncro #(1) I5(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); module 17
21 3.2.2 Quartus 1. enzantop.tclverilog/enzantop.tcl. 2. enzantop, quartus % cd /enzantop % quartus 3. New Project Wizard, : New Project Wizard: page 1 of 5 What is the working directory.. ( /enzantop) What is the name of the project enzantop What is the name of the top-level design entity... enzantop 4. Tools->Tcl Scripts, Project enzantop.tcl, Run. 5. binshifttop ,,. % cd / % mkdir calctop 5.9 verilog/inversesigned.v(signed ) module inverse; reg signed [4:0] A,B,C;// 5 initial A=3;B=-2; $display("a=%d,%b, B=%d,%b",A,A,B,B); C=8-5; // 3 #100 C=5-8; // -3 #100 C=-10-8; // -18( ) #100 C=10+10; // 20( ) initial $monitor("%d: ",$time,"c=%d, %b",c,c); // C module 18
22 verilog/skel/calc.v verilog/calc.v (signed ) `define DECIMAL 0 `define OPE 1 `define HALT 2 module calc(decimal,plus,minus,equal,clk,rst,ce,sign,overflow,out); input [9:0] decimal; input CLK,CE,RST,plus,minus,equal; output sign,overflow; output [6:0] out; wire [3:0] d; reg [1:0] state; reg signed [8:0] REGA, REGB; reg [1:0] count; reg add_or_sub; function [3:0] dectobin; input [9:0] in; if(in[9]) dectobin = 9; else if(in[8]) dectobin = 8; else if(in[7]) dectobin = 7; else if(in[6]) dectobin = 6; else if(in[5]) dectobin = 5; else if(in[4]) dectobin = 4; else if(in[3]) dectobin = 3; else if(in[2]) dectobin = 2; else if(in[1]) dectobin = 1; else if(in[0]) dectobin = 0; function assign d=dectobin(decimal); CLK or negedge RST) if(!rst) REGA<=0;REGB<=0;count<=0; add_or_sub<=0; state<=`decimal; else case(state) `DECIMAL: 19
23 if((decimal!=0) && (count < 2)) count<=count+1; REGA<=REGA*10+d; else if(ce) REGA<=0; count<=0; else if(plus minus equal) if(add_or_sub==0) REGB<=REGB+REGA; else REGB<=REGB-REGA; if(plus) add_or_sub<=0; else if(minus) add_or_sub<=1; state<=`ope; `OPE: if((regb>99) (REGB<-99)) state<=`halt; else if(decimal) REGA<=d; count <= 1; state<=`decimal; `HALT: if(ce) REGA<=0; REGB<=0; add_or_sub<=0; count<=0; state<=`decimal; case assign out=(state==`ope)?((regb[8]==0)?regb[6:0]: REGB[6:0]+1):REGA; assign sign=(state==`ope)?regb[8]:0; assign overflow=(state==`halt)?1:0; module verilog/calctop.v (calctop.v) module calctop \ 20
24 (push,plus,minus,equal,ledsign,overflow,ledl,ledh,clk,ce,rst); input [9:0] push; input CLK,CE,RST,plus,minus,equal; output [6:0] ledl; output [6:0] ledh; output [6:0] ledsign; output overflow; wire [6:0] out; wire [9:0] pushout; assign ledsign[5:0]=0; calc \ I0(.decimal(pushout),.plus(plusout),.equal(equalout),.CLK(CLK),.CE(CEout),.RST(RST.out(out),.minus(_minus),.sign(ledsign[6]),.overflow(overflow)); binled I1(.in(out),.ledl(ledl),.ledh(ledh)); syncro #(10) I2(.in(push),.out(pushout),.CLK(CLK),.RST(RST)); syncro #(1) I3(.in(plus),.out(plusout),.CLK(CLK),.RST(RST)); syncro #(1) I4(.in(equal),.out(equalout),.CLK(CLK),.RST(RST)); syncro #(1) I5(.in(CE),.out(CEout),.CLK(CLK),.RST(RST)); syncro #(1) I6(.in(minus),.out(_minus),.CLK(CLK),.RST(RST)); module calctop,. verilog/other.v. verilog/calcsimgtk.v GTK. % gtksim.sh calcsimgtk.v calctop.v calc.v other.v Quartus 1. calctop.tclverilog/calctop.tcl. 2. calctop, quartus % cd /calctop % quartus 3. New Project Wizard, Tools->Tcl Scripts, Project calctop.tcl, Run. 5. binshifttop. 21
25 3.3: New Project Wizard: page 1 of 5 What is the working directory.. ( /calctop) What is the name of the project calctop What is the name of the top-level design entity... calctop 22
26 4 FPGA 4.1, Power Medusa MU200-EC6S.. FPGA, Altera Cyclone. Cyclone FPGA,., SUN,,, USB,. 4.2, LED( ) 4.1, 4.2.,, 4.2, LED 7 LED FPGA. 1 LED. LED FPGA., 4.3., SW26(1 ) , 0. 23
27 7 LED A B C D E F G H EP1C6Q240C8 LED( 2 ) SW ABC ON SW SW FPGA LED RST 0 4.1: FPGA ( ) 4.2: (.) 24
28 4.1: ( 1) 28 CLK 7 A 7 E 240 RST 133 A0 87 E0 134 A1 88 E1 2 A0 135 A2 93 E2 3 A1 136 A3 94 E3 4 A2 137 A4 95 E4 5 A3 138 A5 98 E5 6 A4 139 A6 99 E6 7 B0 140 A7 100 E7 8 B1 7 B 7 F 11 B2 123 B0 77 F0 12 B3 124 B1 78 F1 13 B4 125 B2 79 F2 14 C0 126 B3 82 F3 15 C1 127 B4 83 F4 16 C2 128 B5 84 F5 17 C3 131 B6 85 F6 18 C4 132 B7 86 F7 A7 A2 A3 A1 A6 A5 A4 A0 4.3: 7 LED 25
29 4.2: ( 2) 7 C 7 G 19 D0 115 C0 65 G0 20 D1 116 C1 66 G1 21 D2 117 C2 67 G2 23 D3 118 C3 68 G3 41 D4 119 C4 73 G4 LED 120 C5 74 G5 47 LED C6 75 G6 48 LED C7 76 G7 49 LED-2 7 D 7 H 50 LED D0 57 H0 53 LED D1 58 H1 54 LED D2 59 H2 55 LED D3 60 H3 56 LED D4 61 H4 108 D5 62 H5 113 D6 63 H6 114 D7 64 H7 4.3: MHz 20MHz 10MHz 5MHz 1.25MHz 3125kHz 78.1kHz 19.5kHz 8 9 A B C D E F 9.8kHz 4.9kHz 2.44kHz 1.22kHz 610Hz 305Hz 1.0Hz 26
30 A0 A1 A2 A3 A B0 B1 B2 B3 B = C0 C1 C2 C3 C FPGA 0 CE D0 D1 D2 D3 D : 27
31 5 5.1,, GUI PLI,.,.,, PLI, kobayasi/ refresh. 5.2 Verilog, signed,. Verilg-XL, NC-verilog Cadence : Solaris, HP-UX, Windows VCS Synopsys : Solaris, HP-UX, Windows, Linux modelsim Mentor Graphics : Solaris, HP-UX, Windows, Linux GPL Cver Antrim Design Systems PLI,,., GPL Cver, GPL Verilog Simulator. Verilog 2001,.,, Windows Cygwin GPL Cver, PLI., Solaris, Linux Verilog-XL PLI. 5.3 Cver on Cygwin Cygwin 1. cygwin. Install or update now!. 2. Select Packages, Devel, gcc make Skip, Install
32 5.3.2 GPL Cver 1. GPL Cver gplcver-2.11a.src.tar.bz2http:/ / 2. cygwin. $ tar xfj gplcver-2.11a.src.tar.bz2 3. gplcver-2.11a.src/src, make. $ cd gplcver-2.11a.src/src $ make -f makefile.cygwin 4. objs, PLI cver. $ cd../objs $ make -f makefile.dll dll exe 5., makele,.cver/makele.cygwin $ cd../tests_and_examples/examples.vpi/ # makefile.cygwin, $ make -f makefile.cygwin dll run #. tmp_channel GTK, Cygwin GTK Gtk+ Win32 Development Environment., C:\cygwin\GTK. 2., Makelecver/Makele.tex, helloworld.ccver/helloworld.c. 29
33 3. cygwin make # Makefile, helloworld.c $ make $./helloworld.exe # windows, hello world PLI 1. gtkcalc cver.tgzcver/gtkcalc cver.tgz 2. gplcver-2.11a.src.tar.bz #, gplcver-2.11a.src.tar.bz2 $ tar xfz gtkcalc_cver.tgz 4., $ cd gtkcalc $./gtksim.sh 5., $ make clean $ make dll $./gtksim.sh 5.4 Verilog-XL on Solaris GTK+. gtkcalc/gtklib.tgz,.,, 30
34 5.4.2 gtkcalc/solaris/libvpi.so gtkcalc/solaris/gtksim.sh, CALCLIB= GTKLIB= CALCLIB=, libvpi.so, GTKLIB= GTK. gtksim.sh, chmod +x gtksim.sh. 5.5 Verilog-XL on Linux Linux,, GTK+,, GTK gtkcalc/linux/libvpi.so gtkcalc/linux/gtksim.sh, CALCLIB= CALCLIB=, libvpi.so. gtksim.sh, chmod +x gtksim.sh. 5.6 PLI PLI gtkcalc/gtkcalc.tgz. 31
35 6 6.1 FPGA, Quartus II. MU200-EC6S Cyclone, Quartus II Web Edition, Verilog HDL., GPL Cver, FPGA, MU200-EC6S,,. 6.2 FPGA. /, KITE, FPGA., Power Medusa MU200-AP, Verilog-HDL 3., SFL, FPGA,., Celoxica DK-II, C FPGA. 32
Kazutoshi Kobayashi (kobayasi kit.ac.jp)
Kazutoshi Kobayashi (kobayasi kit.ac.jp) 2009 11 24-25 1 1 1.1.................................. 1 1.2,............................ 1 2 2 2.1 FPGA.................... 2 2.2 Verilog-HDL........................
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/
1 Kazutoshi Kobayashi kobayasi@ieeeorg 2002 12 10-11 1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/kobayasi/kobayasi/refresh/indexhtml,,
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
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Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
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2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
スライド 1
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? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
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untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
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30 1631158 1 29 () 1 DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( 0.010.1 ) DELPHINUS 2 1 4 1.1............................................ 4 1.2 (Lunar Impact Flush)............................. 4 1.3..............................................
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Revision 0 Lattice Mico32 222-8561 1-6-3 1 045-470-9841 FAX 045-470-9844 ... 1... 1... 1 LatticeMico32... 2 Mico32... 3... 3... 4 Microprocessor Platform isplever Project... 5 MSB(MicoSystemBuilder)...
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1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
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20 H8/3069LAN H. Fukura
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FileMaker Server 8 Administrator’s Guide
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10/ / /30 3. ( ) 11/ 6 4. UNIX + C socket 11/13 5. ( ) C 11/20 6. http, CGI Perl 11/27 7. ( ) Perl 12/ 4 8. Windows Winsock 12/11 9. JAV
tutimura@mist.i.u-tokyo.ac.jp kaneko@ipl.t.u-tokyo.ac.jp http://www.misojiro.t.u-tokyo.ac.jp/ tutimura/sem3/ 2002 11 20 p.1/34 10/16 1. 10/23 2. 10/30 3. ( ) 11/ 6 4. UNIX + C socket 11/13 5. ( ) C 11/20
Microsoft Word - Android開発環境構築.doc
JDK(Java Development Kit) のダウンロード インストール JDK のダウンロードサイト http://www.oracle.com/technetwork/java/javase/downloads/index.html を開き Java SE 6 Update 26(2011/07/29 現在 ) をダウンロードします ( ダウンロード対象は OS ごとに選択して下さい 例では
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
Nios II 簡易シミュレーション
ver. 8.1 2009 年 3 月 1. はじめに この資料は 別資料である Nios II 簡易チュートリアル を終えた後 Nios II システムのデザインを ModelSim で RTL シミュレーションを行う場合の操作マニュアルです この資料では ModelSim-Altera を使用していますが ModelSim PE ModelSim SE でも同様にシミュレーションが可能です この資料においてのシミュレーション環境は
3 Ubuntu Linux Ubuntu Linux Debian Linux DistroWatch.com 1 Debian Ubuntu Linux 1 Debian CD(4.1 ) Knoppix Debian CentOS Linux CentOS 1 Ubuntu L
Linux PC #5 29 5 12 1 #1 tdh8025 1 Kadai1 evince kghostview ls -a ( ) 5 19 ( ) 2 Linux Linux distribution CentOS Linux Ubuntu Linux PC Linux Linux (OS) OS ( OS ) Linux 1 Linux Hurd FreeBSD GNU OS OS Linux
ネットリストおよびフィジカル・シンセシスの最適化
11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera
PowerGres on Linux HAマニュアル
PowerGres R on Linux HA 2006 11 SteelEye LifeKeeper SteelEye Technology, Inc. Linux Linus Torvalds TM R 1 2 2 PowerGres on Linux HA 2 2.1 PowerGres on Linux HA.................................. 2 2.2..............................................
2 1,384,000 2,000,000 1,296,211 1,793,925 38,000 54,500 27,804 43,187 41,000 60,000 31,776 49,017 8,781 18,663 25,000 35,300 3 4 5 6 1,296,211 1,793,925 27,804 43,187 1,275,648 1,753,306 29,387 43,025
Microsoft PowerPoint - 01-VerilogSetup-2018.pptx
2018 年 4 月 13 日ハードウエア設計論 :2 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 状態遷移と順序機械 ~ TA2 名 : 古賀 杉山が担当します Ubuntu を起動し verilog が実行できる状態にしておいてください http://www.mos.t.u-tokyo.ac.jp/~ikeda/hwdesign/ 38 VerilogHDL
チュートリアル XP Embedded 入門編
TUT-0057 Ver. 1.0 www.interface.co.jp Ver 1.0 2005 6 (,), Web site () / () 2004 Interface Corporation. All rights reserved. ...1...1 1. XP Embedded...2 2....3 2.1....3 2.2....4 2.2.1. SLD...4 2.3....5
概要 Windows Embedded Standard 7 は Windows Embedded Standard ポートフォリオにおける次世代プラットフォームで Windows 7 オペレーティングシステムのパワー 使いやすさ 信頼性を備えており カスタマイズ可能なコンポーネント化された形で提供
Windows Embedded Standard 7 の 使用によるアプリケーションの 開発 展開 デバッグ 目次 概要... 2 アプリケーション... 3 目的... 3 コードと環境... 3 Windows Embedded Standard 7 のイメージの準備... 6 HelloWorld アプリケーションを静的に分析... 6 1. 依存関係を解決します... 9 2. ターゲット機器の共有フォルダーを作成します...
ユレシス社アプリケ－ション
1-1. EURESYS Solutions evision Multicam Driver Euresys Solutions2004/1 CD Picolo Multicam Driver evision Studio/ evaluter Euresys Solutions2006/1 CD Multicam for Picolo Driver CD 3.8.3 Multicam for Picolo