Nios IIプロセッサ・リファレンス・ハンドブック、セクション I. Nios IIプロセッサ Ver. 1.2
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- しょうこ つちた
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1 I. Nios II Nios II SOPC Builder Nios II Altera Corporation I 1
2 Nios II 1 4 Nios II Nios II / v1.1 Nios II v v1.2 ctl v1.1 Nios II v v1.1 ctl5 break v v1.1 Nios II 1.1 GUI v1.0 I 2 Altera Corporation
3 1. NII Nios II Nios II Nios II RISC IDE GNU C/C++ Eclipse IDE ISA 150 DMIPS CPU Nios II 1 Nios II Altera Corporation
4 Nios II Nios II Nios II Nios II IDE Nios II IDE GNU C/C++ Eclipse IDE Nios II IDE Nios II Nios II 1-1 Nios II 1-1. Nios II JTAG SDRAM JTAG Nios II SDRAM ROM Avalon UART 1 2 LCD I/O LCD LED MAC/PHY SRAM CompactFlash 1 2 Altera Corporation
5 Nios II FPGA SDRAM Nios II FPGA 5% Nios II Nios II FPGA Nios II Nios II Altera Corporation
6 Nios II CPU FPGA FPGA FPGA Nios II 1 Nios II Nios II 1 4 Altera Corporation
7 2 I/O SDRAM Nios II CPU ALU Nios II 2 FPGA Altera Corporation
8 C SOPC Builder FPGA SOPC Builder GUI HDL SOPC Builder HDL Nios II 1 6 Altera Corporation
9 2. NII Nios II Nios II ISA ISA Nios II Nios II Nios II Nios II JTAG JTAG r0r31 irq[ ] ctl0ctl5 I/O Altera Corporation
10 JTAG Nios II Nios II Nios II Nios II Nios II Nios II 3 JTAG 2 2 Altera Corporation
11 17 Nios II Nios II 4 SOPC Builder Nios II Nios II ALU ALU 1 2 ALU Nios II ALU ALU ALU ==!= >= < ALU AND OR NOR XOR ALU 0 31 / ALU / ALU / 2 1 Altera Corporation
12 mul multi mulxss mulxsu mulxuu div divu Nios II ALU Nios II Custom Instruction User Guide 1 Nios II 32 irq0 irq31 32 IRQ IRQ 2 4 Altera Corporation
13 IRQ ienable PIE 3 PIE 1 irqn ienable n 1 I/O Nios II I/O Nios II Nios II I/O Nios II I/O Nios II I/O Altera Corporation
14 I/O 2-2. Nios II I/O Nios II M S Avalon M S Avalon M S Avalon Avalon Harvard Avalon Avalon Avalon Avalon Interface Specification Reference Manual Nios II I/O Nios II 2 6 Altera Corporation
15 Nios II Nios II 32 Avalon 1 Nios II Avalon f MAX 32 Avalon Nios II 2 8 Nios II 32 Avalon 2 Altera Corporation
16 I/O 4 Avalon 1 1 Nios II 1 / Nios II Avalon Nios II SDRAM Nios II Nios II 2 8 Altera Corporation
17 / / 1 2K 1 K Nios II ldio stio Avalon I/O Altera Corporation
18 JTAG Nios II 3 CPU JTAG JTAG PC PC JTAG FPGA JTAG FPGA JTAG 2 10 Altera Corporation
19 Nios II JTAG Nios II JTAG Nios II IDE JTAG JTAG FPGA JTAG CPU / JTAG Nios II IDE Flash Programmer JTAG JTAG RAM RAM JTAG Altera Corporation
20 JTAG JTAG JTAG 2 2 JTAG 2 2. (1) D I D D D D I 2 13 D 2 13 : (1) ID 2 12 Altera Corporation
21 JTAG 2 3 Nios II JTAG 2 3. JTAG (1) 1 : (1) JTAG 2 JTAG A B A B JTAG 2 1 JTAG Altera Corporation
22 JTAG JTAG JTAG Nios II First Silicon Solutions FS2 JTAG JTAG 2 14 Altera Corporation
23 1 100% Altera Corporation
24 JTAG 2 16 Altera Corporation
25 3. NII Nios II Nios II Nios II r0 r zero r0 0 zero ra r31 call ret C C++ r1 r23 r26 r28 19 et r24bt r25ea r29 ba r Altera Corporation
26 3 1. Nios II r0 zero 0x r16 r1 at r17 r2 r18 r3 r19 r4 r20 r5 r21 r6 r22 r7 r23 r8 r24 et (1) r9 r25 bt (2) r10 r26 gp r11 r27 sp r12 r28 fp r13 r29 ea (1) r14 r30 ba (2) r15 r31 ra 3 1 (1) (2) JTAG 3 2 Altera Corporation
27 ctl0 ctl rdctl wrctl ctl0 status U PIE ctl1 estatus EU EPIE ctl2 bstatus BU BPIE ctl3 ienable ctl4 ipending ctl5 cpuid status (ctl0) status Nios II PIE U PIE U PIE PIE 0 PIE 1ienable U 1 0 Altera Corporation
28 estatus (ctl1) estatus status EPIE EU PIE U estatus eret estatus status status 3 8 bstatus (ctl2) bstatus status EPIE BU PIE U status bstatus bstatus status 3 7 ienable (ctl3) ienable ienable irp0 irp ipending (ctl4) ipending n 1 irqn ienable ipending 3 4 Altera Corporation
29 cpuid (ctl5) cpuid cpuid cpuid 3 8 Nios II 3 OS OS bt r25 ba r30 bstatus ctl2 U 0 Altera Corporation
30 et r24bt r25ea r29 ba r30 rdctl wrctl bret eret initd initi U 1 U 0 U 17 Nios II 3 6 Altera Corporation
31 break JTAG U U = = 0 bret U = = 0 eret bret U = = 1 eret eret estatus ctl1 status ctl0 ea r29 estatus ea eret Altera Corporation
32 U 0 status estatus estatus eret status ctl0 estatus ctl1 2. status U 3. status PIE 4. ea r Altera Corporation
33 Nios II 6 32 irq0 irq31 3 status ctl0 PIE 1 irqn ienable ctl3 n 1 PIE 0 ipending ctl4 IRQ IRQ 3-2 ipending ienable PIE Altera Corporation
34 3-2. ienable ipending PIE 31 0 ienable irq[31..0] irq3... IENABLE2 irq2 IENABLE1 irq1 IENABLE0 irq ipending IPENDING3... IPENDING2 IPENDING1 IPENDING0... PIE ISR ISR PIE ienable ISR PIE estatus ctl1 ea r29 PIE 1 ISR ienable IRQ Altera Corporation
35 trap 3 24 Nios II Nios II 17 Nios II Nios II MMU 3-3 Altera Corporation
36 3-3. (EPIE == 1)&(ipending!= 0)? ea-4? ea-4 div mul mulxuu? estatus ctl1 EPIE 1 ipending ctl4 ea 4 Nios II trap ea Altera Corporation
37 trap estatus ctl1 ea r29 eret et r24 eret 1. estatus ctl1 status ctl0 2. ea r29 ea ea ea4 Altera Corporation
38 break JTAG JTAG Nios II break JTAG 1. status ctl0 bstatus ctl2 2. status U 3. status PIE 4. ba r30 5. bret bret status ba bt r25 bt 3 14 Altera Corporation
39 Nios II 32 4 Nios II Nios II x00 r0 Altera Corporation
40 31 2 G Nios II Nios II Nios II 1. status 0x Altera Corporation
41 status ctl0 zero r0 0x0 status ctl0 Nios II Nios II / Nios II Altera Corporation
42 3 4 ldw stw ldwio stwio 3 4. ldw stw ldwio stwio ldw stw ldwio stwio ldw stw 32 / I/O ldwio stwio ldwio stwio 32 / ldwio stwio ldb ldbu stb ldh ldhu sth ldbio ldbuio stbio ldhio ldhuio sthio ldb ldbu ldh ldhu ldb ldh 32 ldbu ldhu 32 stb sth I/O io / 3 18 Altera Corporation
43 and or xor nor and or xor nor andi ori xori andhi orhi xorhi add sub mul div divu addi subi muli mulxss mulxuu mulxsu and or xor and or xor add sub mul 16 32x32 32 mul 64x Altera Corporation
44 mov movhi movi movui movia mov movi movui movhi movia C ( / ) cmpeq == cmpne!= cmpge >= cmpgeu >= cmpgt > cmpgtu > cmple <= cmpleu <= cmplt < 3 20 Altera Corporation
45 3 8. ( / ) cmpltu < cmpeqi cmpnei cmpgei cmpgeui cmpgti cmpgtui cmplei cmpleui cmplti cmpltui rol ror roli sll slli sra srl srai srli rol roli roli ror roli ror C << >> sll slli srl srli sra srai slli srli srai Altera Corporation
46 Nios II call callr ret jmp br ra ra C ret call callr ret ra jmp jmp C switch 3 11 C ==!= < <= > >= bge bgeu bgt bgtu ble bleu blt bltu beq bne Altera Corporation
47 trap eret break bret rdctl wrctl flushd flushi initd initi flushp sync trap eret call/ret trap status estatus ea eret estatus status ea break bret break bret status 1 custom Nios II Custom Instruction User Guide C custom Altera Corporation
48 Nios II nop mul muli mulxss mulxsu mulxuu div divu Altera Corporation
49 NII SOPC Builder Nios II SOPC Builder Nios II Nios II Nios II Nios II Nios II SOPC Builder Nios II Nios II Hardware Development Tutorial Nios II Nios II SOPC Builder Altera Corporation
50 Nios II Core Nios II Core Nios II Core Nios II Nios II Core Nios II Nios II Core Nios II Core 3 Nios II Nios II/f Nios II/f Nios II/s Nios II/s Nios II/e Nios II/e Nios II/e 4 2 Altera Corporation
51 SOPC Builder Nios II Nios II Core Selector Guide 17 Nios II Nios II Nios II Core Nios II/s Nios II/f LE Hardware Multiply Stratix DSP ALU LE ALU Hardware Divide LE ALU Hardware Divide Altera Corporation
52 JTAG Debug Module Hardware Multiply Hardware Divide Nios II JTAG Debug Module JTAG Debug Module Nios II JTAG Nios II JTAG JTAG FPGA JTAG CPU / JTAG RAM 2 First Silicon Solutions FS2 4 4 Altera Corporation
53 SOPC Builder Nios II 4-2 JTAG Debug Module Nios II JTAG Debug Module First Silicon Solutions FS2 FS2 Nios II Altera Corporation
54 JTAG Debug Module 4 2. JTAG Level 1 Level 2 Level 3 Level 4 (1) LE LE 2,400 2,700 LE 3,000 3,200 LE 0 2 M4K 2 M4K 4 M4K 4 M4K I/O (2) JTAG K (3) 64K 0 128K (4) 4 2 (1) Level4 FS2 (2) FPGA JTAG (3) 16 FS2 (4) FS K M4K RAM M4K RAM 128K 4 6 Altera Corporation
55 SOPC Builder Nios II Custom Instructions Custom Instructions Nios II ALU Custom Instructions 4-3. Nios II Custom Instructions Nios II Custom Instruction User Guide Altera Corporation
56 Custom Instructions 4 8 Altera Corporation
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
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6. NII52006-1.2 Nios II ISR HAL Hardware Abstraction Layer Nios II HAL ISR ISR HAL API Application Programming Interface ISR ISR C ISR ISR ISR Nios II Nios II Nios II Nios II RISC 1 1 Nios II Altera Corporation
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1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll 14 5.1 Cyclone V GX FPGA... 14 5.2 FPGA ROM...
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13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
橡Pascal-Tの挙動を調べる
PROGRAM SAMPLE01(INPUT, OUTPUT); BEGIN END. PROGRAM SAMPLE02(INPUT, OUTPUT); VAR X, Y, Z : INTEGER; BEGIN X := 1; Y := 2; Z := X + Y; WRITELN(Z); END. #!/usr/local/bin/perl #PASCAL-T OBJECT MAC FILE
DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)
2016.4.1 II ( ) 1 1.1 DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM 1 1 1 1 SRAM 4 1 2 DRAM 4 DRAM
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
Nios II Flash Programmer ユーザ・ガイド
ver. 8.0 2009 年 4 月 1. はじめに 本資料は Nios II 開発環境においてフラッシュメモリ または EPCS へのプログラミングを行う際の参考マニュアルです このマニュアルでは フラッシュメモリの書き込みの際に最低限必要となる情報を提供し さらに詳しい情報はアルテラ社資料 Nios II Flash Programmer User Guide( ファイル名 :ug_nios2_flash_programmer.pdf)
Revision
Revision 0 Lattice Mico32 222-8561 1-6-3 1 045-470-9841 FAX 045-470-9844 ... 1... 1... 1 LatticeMico32... 2 Mico32... 3... 3... 4 Microprocessor Platform isplever Project... 5 MSB(MicoSystemBuilder)...
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
複数の Nios II を構成する際の注意事項
ver. 1.0 2009 年 4 月 1. はじめに Nios II IDE で ソフトウェアをビルドすると SOPC Builder の GUI 上で Nios II と接続されているペリフェラル用の初期化コードを自動で生成します この各ペリフェラルに対応した初期化コードで ペリフェラルを制御するためにアルテラ社から提供された HAL を利用するための準備や 各ペリフェラルの一般的な理想と考えられる初期状態のレジスタ設定等を行います
ex04_2012.ppt
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main.dvi
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00-COVER.P65
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c 2013 2013 2J 2013/11/29 1 2 0 H8/3062BF H8 1 2 10 1 1 NOP 2 PUSH.L ER5 1: 3 MOV.L @(H 4, ER7 ), ER5 4 PUSH.L ER5 5 MOV.L ER6,@(H 8, ER7 ) 1 1 1 1 10 1 16 1: 2013 2J c 2013 2 2 5 6 2 1 B 2: 1. CPU 300
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1 1 Abstract 7 2 Pin Assignment 9 3 Instruction
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M32R Linux SMP a) Implementation of Linux SMP kernel for M32R multiprocessor Hayato FUJIWARA a), Hitoshi YAMAMOTO, Hirokazu TAKATA, Kei SAKAMOTO, Mamoru SAKUGAWA, and Hiroyuki KONDO CPU OS 32 RISC M32R
Express5800/120Rb-2
Workgroup/Department 1. N8500-478 N8500-486 (/533EB(256)) (/667EB(256)) CPU Pentium Pentium 533EBMHz1 2 667EBMHz1 2 L1 32KB L2 256KB 128MB 4GB ( 72.6GB) CD-ROM 24 LAN 100BASE-TX 6404801024768 OS OS 2.
LinuxDeviceDriver2003-PDF.PDF
Linux Kernel Conference 2003 Linux info@devdrv.com 2003/10/9 Device Drivers Limited 1 Linux 2.6 Device Drivers Limited 2 SpinLock Atomic (SMP) HyperThreading(HT) tasklet task_queue /proc Device Drivers
特集新世代マイクロプロセッサアーキテクチャ ( 後編 ) 3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部
3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部システムコア技術統括部 * 1 shimizu.toru@renesas.com * 2 hasegawa.atsushi@renesas.com * 3 hattori.toshihiro@renesas.com
ソフトウェア基礎技術研修
命令と命令表現 ( 教科書 3.1 節 ~3.4 節 ) プロセッサの命令と命令セット 命令 : プロセッサへの指示 ( プロセッサが実行可能な処理 ) 加算命令 減算命令 論理演算命令 分岐命令 命令セット : プロセッサが実行可能な命令の集合 ( プログラマから見えるプロセッサの論理仕様 ) プロセッサ A 加算命令分岐命令 プロセッサ B 加算命令減算命令 命令セットに含まれない命令は直接実行できない!
Stratix IIデバイス・ハンドブック Volume 1
3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix
Express5800/120Le
Workgroup/Department 1. N8500-579A N8500-671 N8500-672 (/800EB (256)-27AWS) (/800EB (256)-27AW2S) (/800EB(256)) Windows NT Server 4.0 Windows 2000 Server CPU Pentium800EBMHz1 2 L1 32KB L2 256KB 128MB 4GB
Express5800/120Lc
Workgroup/Department 1. N8500-371 CPU L1 L2 CD-ROM LAN OS OS (/450(512)) N8500-372 N8500-373 N8500-400 (/450(512)-25AWS) (/500(512)) (/450(512)-25AWE) StarOffice Exchange Pentium450MHz1 2 ( 72GB) 32KB
橡点検記録(集約).PDF
942.8.8.8.7 671 86 11 1 9 9 9 1 1,792 7,23 2,483 1,324 2,198 7,23 82 7,23 6,327 9,22 9,713 8,525 8,554 9,22. 8,554. 1,79 9,713 95 947 8,525.. 944 671 81 7 17 1,29 1,225 1,241 1,25 1,375 9.3 23,264 25,
Nios II マイコン活用ガイド マイコンの動作を確認しましょう AuCE C3 には 基本 CPU エンジン CPU0121C3880 と 対応する基本プログラムを書き込んで出荷しております 以下に AuCE C3 出荷時の状態を示します AuCE C3 FPGA Cyclone III 基本
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untitled
PC murakami@cc.kyushu-u.ac.jp muscle server blade server PC PC + EHPC/Eric (Embedded HPC with Eric) 1216 Compact PCI Compact PCIPC Compact PCISH-4 Compact PCISH-4 Eric Eric EHPC/Eric EHPC/Eric Gigabit
Armadillo-9 ソフトウェアマニュアル
Software Manual http://www.atmark-techno.com/ http://armadillo.atmark-techno.com/ Armadillo-9 software manual ver.1.0.16 1.... 1 1.1.... 1 1.2.... 1 1.3.... 1 1.4.... 2 1.5.... 2 1.6.... 2 2.... 3 2.1....
Microsoft PowerPoint - Lec ppt [互換モード]
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2011-10-03 2011 年後学期 関連科目 履修条件等 計算機アーキテクチャ第二 (O) 1. 導入 大学院情報理工学研究科計算工学専攻吉瀬謙二 kise _at_ cs.titech.ac.jp S321 講義室月曜日 5,6 時限 13:20-14:50 1 4 学期 : 計算機論理設計 計算機を構成するプロセッサとその制御部に関し, 具体構成と設計の原理を講義する. 特に, レジスタトランスファ言語を用いて計算機の内部動作を記述し,
Quickstart Guide 3rd Edition
10 QNX QNX 1 2 3 4 5 QNX Momentics QNX Neutrino RTOS QNX Neutrino 6 7 8 QNX Neutrino 9 10 1 1 QNX Neutrino RTOS QNX Momentics Windows Vista Windows 2000 Windows XP Linux QNX Neutrino QNX Momentics CD http://www.qnx.co.jp/
ディジタルシステム設計
Z80 Z80 Z80 Z80 ROM RAM I/O 8255 8251 Z80PIO Z80CTC Z80SIO R C L Tr OP TTL MCB Z MC Z Z80 Z80 TMPZ84015BF KL5C8012 64180 H8 H8 PIC Microchip Technology PIC Z80 F A A' ALU B D H C E L IX IY SP PC C E L
コンフィギュレーション & テスト
SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
Express5800/120Rc-2 Workgroup/Department 1. Express5800/120Rc-2 N N N Express5800/120Rc-2 Express5800/120Rc-2 Express5800/120R
Express5800/120Rc-2 Workgroup/Department 1. Express5800/120Rc-2 N8500-572 N8500-573 N8500-574 Express5800/120Rc-2 Express5800/120Rc-2 Express5800/120Rc-2 (/667(256)) (/800EB(256)) (/933(256)) CPU L1 L2
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
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Express5800/120Lf 1. Express5800/120Lf N N N Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) (
(2001/11/13) Express5800/120Lf 1. Express5800/120Lf N8100-748 N8100-751 N8100-754 Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) ( /1.26G(512)) CPU Hot-Plug Pentium (1.0BGHz)
Express5800/110Ee Pentium 1. Express5800/110Ee N N Express5800/110Ee Express5800/110Ee ( /800EB(256)) ( /800EB(256) 20W) CPU L1 L2 CD-
Express5800/110Ee Pentium 1. Express5800/110Ee N8500-654 N8500-655 Express5800/110Ee Express5800/110Ee ( /800EB(256)) ( /800EB(256) 20W) CPU L1 L2 CD-ROM LAN Windows NT Server 4.0 Pentium 800EBMHz 1 (
内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで ハードウェアとソフトウェアの両方の観点から知識を得ることを目的とし Verilog HDL によるシングルサイクルの割込みプロセッサを設計した 設計したプロセッサは
卒業論文 ハード / ソフト協調学習システムを用いた 割込みプロセッサの設計 氏 名 : PISHVA JOHN CYRUS P 学籍番号 : 2260060133-8 担当教員 : 山崎勝弘教授 提出日 : 2010 年 2 月 18 日 立命館大学理工学部電子情報デザイン学科 内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで
OAKS16-FullKit
1 2 3 1.... 6 1.1... 6 1.2.CDROM... 6 1.3.... 6 1.4... 8 1.5.... 9 2.... 10 2.1... 10 2.2... 10 3... 11 3.1.... 11 3.2.OAKS16-MINI M30262F8GP... 12 3.3.OAKS16-MINI EXBOARD... 12 3.4.KD30... 12 3.5.NC30WA...
102
5 102 5 103 q w 104 e r t y 5 u 105 q w e r t y u i 106 o!0 io!1 io q w e r t y 5 u 107 i o 108 q w e q w e r 5 109 q w 110 e r t 5 y 111 q w e r t y u 112 i q w e r 5 113 q w e 114 r t 5 115 q w e 116
SHコンパイラ アプリケーションノート 4-リファレンス: ライブラリ関数ベンチマークデータ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
インテル(R) Visual Fortran Composer XE
Visual Fortran Composer XE 1. 2. 3. 4. 5. Visual Studio 6. Visual Studio 7. 8. Compaq Visual Fortran 9. Visual Studio 10. 2 https://registrationcenter.intel.com/regcenter/ w_fcompxe_all_jp_2013_sp1.1.139.exe
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
Microsoft Word - .....J.^...O.|Word.i10...j.doc
P 1. 2. R H C H, etc. R' n R' R C R'' R R H R R' R C C R R C R' R C R' R C C R 1-1 1-2 3. 1-3 1-4 4. 5. 1-5 5. 1-6 6. 10 1-7 7. 1-8 8. 2-1 2-2 2-3 9. 2-4 2-5 2-6 2-7 10. 2-8 10. 2-9 10. 2-10 10. 11. C
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Atom プロセッサ E6x5C の紹介と FPGA IP Core 活 例の紹介 アイウェーブ ジャパン株式会社 神奈川県横浜市中区住吉町 3 丁目 29 番住吉関内ビル8 階 B Tel: 045-227-7626 Fax: 045-227-7646 Mail: info@iwavejapan.co.jp Web: www.iwavejapan.co.jp 2011/5/30 1 iwave Japan,
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351 351 351 351 13.0 0.0 25.8 1.0 0.0 6.3 92.9 0.0 80.5 0.0 1.5 15.9 0.0 3.5 13.1 0.0 30.0 54.8 18.0 0.0 27.5 1.0 0.0 2.5 94.7 0.0 91.7 0.0 1.3 14.7 0.0 3.8 14.4 0.0 25.0 50.5 16.0 0.0 27.5 2.0 0.0 2.5
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Pentium Xeon 1. N8500-436 CPU L1 L2 CD-ROM LAN OS OS (-X/600(256)) N8500-437 N8500-509 N8500-443 N8500-438 N8500-488 (-X /600(256)-25AWS) (-X /600(256)-25AWE) StarOffice Exchange (-X/733(256)) (-X /733(256)-25AWS)
MINI2440マニュアル
Open-JTAG LPC2388 + GCC + Eclipse http://www.csun.co.jp info@csun.co.jp Ver1.4 2009/7/31 LPC2388 OpenJTAG copyright@2009 http://www.csun.co.jp info@csun.co.jp 1 ...3 ARM...4...5...6 4.2 OpenJTAG...6 4.2...8
Nios II 簡易チュートリアル
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ネットリストおよびフィジカル・シンセシスの最適化
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ver. 8.1 2009 年 3 月 1. はじめに Nios II 開発ボードに実装されているメモリ用のコンポーネントは SOPC Builder の中にあらかじめ用意されています しかし 実際に基板を作成した場合には Nios II 開発ボードに実装されているメモリと同じ仕様の製品でない限り SOPC Builder であらかじめ用意されたメモリ用のコンポーネントを使用することはできません この場合
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REX-5051fx,ex User's Manual
REX-5051fx REX-5051ex ...1...1...1...2...2...4 1. REX-5051...1-1...1-1 OS( )...1-2...1-2 (REX-5051fx)...1-3 (REX-5051ex)...1-4...1-5 2....2-1 REX-5051fx...2-1 REX-5051ex...2-2...2-3 REX-5051fx...2-4 REX-5051fx...2-4
スライド 1
タイトル 初歩の組み込みプログラム 自己紹介 名前 わんくま名古屋勉強会 あんどちん ( 安藤敏彦 ) 所在地 千葉県 職業 プログラマ ( 主に組込系 ) 覚えたい言語 英語 組み込みプログラムとは 機器の制御を行うためのプログラム ターゲットの種類は様々 CPU は 4bit~64bit 等様々 メモリのサイズも数 KB~100MB 超まで様々 主に使われる OS 無し ITRON (T-Kernel)
JAJP.indd
Agilent Data Sheet www.agilent.co.jp/find/pcie 2 Gen 2 Ready TCL Windows DCOM Agilent E2960B N2X E2960A PCIe TM 2.0 GUI PCIe 2.0 E2960B API E2960AGen 1 API Gen 1 Gen2 PCI Express Gen 1 E2960B PCI Express
操作マニュアル
1 CF-19 2 Windows Fn+F1 Fn+F2 Fn+F3 Windows [ ] Fn F1 Fn F2 Fn+F3 LCD Fn+F1= Fn+F2= 38 LCD DVD-Video MPEG Windows Fn+F3 LCD 3 Fn+F4 USB Fn+F5 Fn+F6 Fn+F5= Fn+F6= USB Fn+F7 14 Fn+F9 20 Fn+F10 14 4 Hotkey
BCCE製品ガイド
1 Jetico Inc. Oy PROPRIETARY 2 BCCE BestCrypt Container Encryption BCCE BCCE V.9 BCCE Jetico Jetico 3 BCCE BCCE (BestCrypt Container Encryption) Jetico Jetico 100 100 米 国 原 子 力 規 制 委 員 会 4 BCCE BCCE (BestCrypt
パズルをSugar制約ソルバーで解く
Sugar 1 2 3 1 CSPSAT 2008 8 21 Sugar 1 2 3 Sugar Sugar (CSP) (SAT ) (encode) SAT SAT order encoding direct encoding support encoding http://bachistckobe-uacjp/sugar/ Web Sugar 1 2 3 Sugar SAT (COP) MAX-CSP