Stratix IIデバイス・ハンドブック Volume 1
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- おきみち ちづ
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1 3. & SII IEEE Std JTAG Stratix II IEEE Std JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix II JTAG I/O JTAG I/O I/O JTAG TDI TDO TMS TCK 4 TRST 1 TCK TDI TMS TRST JTAG 3.3 V VCCPD TDO 4 V CCIO Stratix II SignalTap JTAG Stratix II 3 1 JTAG Altera Corporation 3 1
2 Stratix II, Volume 1 Stratix II Stratix Cyclone II Cyclone JTAG 17 JTAG Stratix II Stratix Cyclone II Cyclone 18 SignalTap II Stratix II 10 USERCODE Stratix II IDCODE 3 1. Stratix II JTAG ( / ) JTAG SAMPLE/PRELOAD SignalTap II EXTEST(1) BYPASS TDI TDO 1 BST USERCODE USERCODE TDI TDO USERCODE TDO IDCODE IDCODE TDI TDO IDCODE TDO HIGHZ (1) TDI TDO 1 I/O BST 3 2 Altera Corporation Preliminary
3 IEEE Std JTAG 3 1. Stratix II JTAG ( / ) JTAG CLAMP (1) TDI TDO 1 I/O BST ICR JTAG Stratix IIMasterBlaster TM ByteBlasterMV TM ByteBlaster II JRunner.jam.jbc PULSE_NCONFIG nconfig Low CONFIG_IO (2) JTAG I/O I/O JTAG CONFIG_IO nstatus Low IOE nstatus Low TAP UPDATE_DR SignalTap II Signal Tap II 3 1 (1) HIGHZ CLAMP EXTEST (2) CONFIG_IO MorphIO: An I/O Reconfigulation Solution for Altera Devices White Paper Altera Corporation 3 3 Preliminary
4 Stratix II, Volume 1 Quartus II JTAG Auto Usercode USERCODE Settings Assignments General Device & Pin Options Auto Usercode 3 2. Stratix II EP2S15 1,140 EP2S30 1,692 EP2S60 2,196 EP2S90 2,748 EP2S130 3,420 EP2S180 3, Stratix II 32 IDCODE IDCODE 32 (1) 4 16 ID 11 LSB 1 (2) EP2S EP2S EP2S EP2S EP2S EP2S (1) MSB (2) IDCODE LSB Altera Corporation Preliminary
5 SignalTap II Stratix Stratix II Cyclone Cyclone II JTAG 17 JTAG Stratix Stratix II Cyclone Cyclone II 18 SignalTap II JTAG Stratix II Volume 2Stratix II GX Volume 2 IEEE Std (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices Jam Programming & Test Language Specification SignalTap II Stratix II IEEE Std JTAG SignalTap II I/O FineLine BGA Stratix II CMOS SRAM FPGA Stratix II MAX II Stratix II FPP AS PSPPA JTAG Stratix II Stratix II Altera Corporation 3 5 Preliminary
6 Stratix II, Volume 1 Stratix II AES Stratix II FPGA Stratix II Stratix II SRAM SRAM I/O I/O Stratix II SRAM 3 6 Altera Corporation Preliminary
7 PORSEL 12 ms 100 ms POR PORSEL POR 100 ms PORSEL V CC POR 12 ms nio PULLUP I/O I/O ncso ASDO DATA[7..0] nws nrs RDYnBSY ncs CS RUnLU PGM[2..0] CLKUSR INIT_DONE DEV_OE DEV_CLR High 1.5 V 1.8 V 2.5 V 3.3 V Low Stratix II JTAG 3.3V/2.5V 3.3V V CCPD V CCPD VCCSEL JTAG TCK TMS TDI TRSTVCCSEL 3 4 VCCSEL V CCIO V CCIO V IL V IH Altera Corporation 3 7 Preliminary
8 Stratix II, Volume 1 PLL_ENA V/2.5 V 1.8 V/1.5 V VCCSEL 3 4 VCCSEL 3 4. VCCSEL VCCSEL = LOW (GND ) VCCSEL = HIGH (V CCPD ) nstatus ( ) nconfig CONF_DONE ( ) DATA[7..0] nce DCLK ( ) CS nws nrs ncs CLKUSR DEV_OE DEV_CLRn RUnLU PLL_ENA 3.3V/2.5V V CCPD 1.8V/1.5V I/O V CCIO VCCSEL VCCSEL VCCSEL V CCINT V CCPD High VCCSEL 1.8 V/1.5 V Low 3.3 V/2.5 V VCCSEL MAX II/ 3 8 Altera Corporation Preliminary
9 3.3 V/2.5 V VCCSEL Low I/O V CCIO 1.8 V/1.5 V VCCSEL High V CCIO 1.8 V/1.5 V TDO nceo Stratix II Volume 1 Stratix II Stratix II Stratix II JTAG Stratix II nce nceo 5 Stratix II Stratix II FPGA Stratix II Altera Corporation 3 9 Preliminary
10 Stratix II, Volume Stratix II FPP MAX II Flash (1) (1) (2) AS (3) PS MAX II Flash (4) PPA MAX II Flash JTAG (4) MAX II Flash 3 5 (1) 4 DCLK (2) Stratix II (3) AS (4) USB USB MasterBlaster /USB ByteBlaster II ByteBlasterMV Stratix II Stratix II GX Stratix II Volume 2 Stratix II GX Volume 2 Stratix II & Stratix II GX 3 10 Altera Corporation Preliminary
11 Stratix II FPGA (Advanced Encryption Standard AES FPGA 128 Stratix II FPGA Stratix II FPGA 128 Stratix II PSAS FPP 4 DCLK FPGA Stratix II FPGA Stratix II FPGA Stratix II FPGA SRAM Stratix II FPGA FPP MAX II / Flash AS PS PPA JTAG Altera Corporation 3 11 Preliminary
12 Stratix II, Volume 1 Stratix II Timeto-Market Stratix II FPGA Stratix II Nios RSC FPP AS PS PPA Stratix II RSC AES Stratix II Stratix II Stratix II Volume 2Stratix II GX Volume 2 Stratix II & Stratix II GX 3 12 Altera Corporation Preliminary
13 JRunner Stratix II FPGA JRunner JTAG ByteBlaster II ByteBlasterMV Stratix II FPGA Raw Binary File (.rbf) JRunner Quartus II Chain Description File (.cdf) JRunner JTAG /Windows NT OS JRunner JRunner Software Driver: An Embedded Solution to the JTAG Configuration White Paper SRunner SRunner SRunner SRunner.rpd SRunner Quartus II SRunner SRunner: An Embedded Solution for EPCS Programming White Paper Serial Configuration Devices (EPCS1 & EPCS4) Data Sheet Altera Corporation 3 13 Preliminary
14 Stratix II, Volume 1 MicroBlasterDviver Stratix II FPGA MicroBlaster TM RBF FPP PS Windows NT OS MicroBlaster Configuring the MicroBlaster Fast Passive Parallel Software Driver White Paper Configuring the MicroBlaster Passive Serial Software Driver White Paper PLL Stratix II PLL Phase-Locked-Loop VCO I/O PLL PLL PLL Stratix II PLL Stratix II Volume 2Stratix II GX Volume 2 Stratix II & Stratix II GX PLL Stratix II Maxim Integrated Products MAX1617A MAX1619 Stratix II 8 7 Stratix II 3 14 Altera Corporation Preliminary
15 3-1 Stratix II 2tempdiodep tempdioden Stratix II 3-1. Stratix II tempdiodep tempdioden 3 6 Stratix II 3 6. IBIAS High µa IBIAS Low µa VBP - VBN V VBN 0.7 V 3 Ω 3-2 Altera Corporation 3 15 Preliminary
16 Stratix II, Volume SEU Stratix II SEU Single Event Upset Quartus II Device & Pin Options CRC Cyclic Redundancy Check 32 CRC SEU CRC Stratix II Stratix II CRC CRC SRAM CRC_ERROR 3 16 Altera Corporation Preliminary
17 SEU Stratix II Stratix II SRAM 1 Quartus II 4.1 Device & Pin Options CRC CRC 400 khz 50 MHz CRC FPGA SRAM CRC AN 357: Error Detection Using CRC in Altera FPGA Devices Altera Corporation 3 17 Preliminary
18 Stratix II, Volume Altera Corporation Preliminary
コンフィギュレーション & テスト
SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O
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Cyclone II EP2C5T144 ボード マニュアル 株式会社日昇テクノロジー http://www.csun.co.jp info@csun.co.jp 2012/01/13 copyright@2012 ホームページ :http://www.csun.co.jp メール :info@csun.co.jp 1 第一章 Cyclone II/EP2C5T144 ボードの概要...3 1.1
mbed祭りMar2016_プルアップ.key
1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET
スライド 1
SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
R1LV1616H-I シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
R1RW0416DI シリーズ
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Architecture Device Speciication Transceiver Coniguration Select Options in the Dynamic Reconiguration Controller (i required) Clocking Imp
2. SIV53002-3.0 Stratix IV GX 2 3 2 7 2 9 2 10 2 11 2 13 2 1 2009 3 Altera Corporation Stratix IV Device Handbook Volume 3 2 2 2 2 1. Architecture Device Speciication Transceiver Coniguration Select Options
MAX9257 EV.J
9-76; Rev 0; 6/08 PART TYPE MAX957/MAX958EVKIT+ EV Kit DESIGNATN QTY DESCRIPTN C C6, C6 C9, C C5, C50 C55, C59 C65, C75 C80, C8 C0, C06 C, C, C5, C6 C7 C, C66 C7 C0, C, C8, C8 79 C, C8 C6 C9, C0 C05 C56,
ANJ_1092A
Application Note SBAA066 ± ± ± ± µ ± ± ± ± 24 Bits 20/24MSB 2 s f S 768 khz 25 MHz (1) V IH 2.0 5.0 V (1) V IL 0 0.8 V (2) V IH 3.0 0 V (2) V IL 5.0 4.2 V (1) I IH V IH = V DD ±10 µa (1) I IL V IL = 0V
基盤設計時資料
Rev.1.1 JTAG_Board_Design_Rev1.1.ppt Page: 1 JTAG_Board_Design_Rev1.1.ppt Page: 2 JTAG_Board_Design_Rev1.1.ppt Page: 3 JTAG_Board_Design_Rev1.1.ppt Page: 4 JTAG_Board_Design_Rev1.1.ppt Page: 5 ispjtag
R1RP0416D シリーズ
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Microsoft Word - quick_start_guide_16 1_ja.docx
Quartus Prime ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words
DS90CP04 1.5 Gbps 4x4 LVDS Crosspoint Switch (jp)
1.5 Gbps 4x4 LVDS Crosspoint Switch Literature Number: JAJS984 1.5Gbps 4 4 LVDS 4 4 (LVDS) ( ) 4 4:1 4 1 MODE 4 42.5Gb/s LVDS 20010301 33020 23900 11800 ds200287 2007 12 Removed preliminary. Removed old
DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ
3V LVDS Single High Speed Differential Driver Literature Number: JAJS962 Single High Speed Differential Driver 19961015 23685 ds200149 Input Voltage changed to 3.6V from 5V Updated DC and AC typs basic
LatticeXP ファミリ・データシート
MachXO DS1002 Version 02.5, Feb. 2007 MachXO ( ) SRAM SRAM MPU JTAG TransFR TM (TFR) 256 2280 LUT4 FF 73 271 I/O /RoHS MachXO EBR 27.6Kbits sysmem TM RAM(EBR) 7.5Kbit FIFO sysio LVCMOS 3.3/2.5/1.8/1.5/1.2
デザイン・スペース・エクスプローラ
12. QII52008-6.1.0 Quartus II Quartus II FPGA Tcl/Tk DSEDSE DSE DSE DSE DSE Quartus II Synthesis Fitter 1 DSE Quartus II Fitter Quartus II Altera Corporation 12 1 2006 11 Quartus II Volume 2 DSE DSE 1
matrox0
Image processing products Hardware/Software Software Hardware INDEX 4 3 2 12 13 15 18 14 11 10 21 26 20 9 8 7 6 5 Hardware 2 MatroxRadient 3 MatroxSolios MatroxMorphis MatroxVio 10 MatroxOrionHD 11 MatroxConcord
DS04-21361-4
Cypress () FUJITSU SEMICONDUCTOR DATA SHEET DS4 236 4 ASSPDTS Bi-CMOS PLL (. GHz PLL) MB5F7SL MB5F7SL,, MHz 2 PLL (Phase Locked Loop) LSI Bi CMOS, 5 ma (VCC 2.7 V), VCC 2.4 V,.5 ma, 6 ma 2, MB5F7SL,, MHz
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
Avalon Memory-Mappedブリッジ
11. Avalon emory-apped QII54020-8.0.0 Avalon emory-apped Avalon- OPC Builder Avalon- OPC Builder Avalon- OPC Builder Avalon-11 9 Avalon- Avalon- 11 12 Avalon- 11 19 OPC Builder Avalon emory-apped Design
EVI-D100/D100P
A-AYS-100-11(1) EVI-D100/D100P 2001 Sony Corporation ... 3... 4... 5... 7... 18 D30/D31... 40... 46... 48... 49 2 3 VIDEO S S S VIDEO VISCA 1 VISCA IN VISCA OUT RS-232C EVI-D100/P VISCA IN AC DC IN 12V
ADC121S Bit, ksps, Diff Input, Micro Pwr Sampling ADC (jp)
ADC121S625 ADC121S625 12-Bit, 50 ksps to 200 ksps, Differential Input, Micro Power Sampling A/D Converter Literature Number: JAJSAB8 ADC121S625 12 50kSPS 200kSPS A/D ADC121S625 50kSPS 200kSPS 12 A/D 500mV
LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)
LM9822 LM9822 3 Channel 42-Bit Color Scanner Analog Front End Literature Number: JAJS680 LM9822 3 42 LM9822 AFE CIS CCD CDS / LM9822 14 6MHz ADC 600 / CCD CDS CCD CIS TTL/CMOS 14 6MHz 5V 5% I/O 3.3V 10%
MO 2 E 2 POM -248/16 ev. 1.3_2 L D WP V GND 2* D IN LOD / W D OU OMP LOD 3 Min. yp. Max. V IN Y V IH V = V V = V V IL V = V 2 V =
ev. 1.3_2 MO 2 E 2 POM -248/16 8-Pin DIP ( DP8-DP8-E) 8-Pin OP ( FJ8-DFJ8-E) :µ Max. (V =5.5 V) :.8 m Max. (V =5.5 V, f=4khz).4 m Max. (V =4.5 V, f=1khz) :2.5 5.5 V :1.8 5.5 V 16 (-248, -2416) GN 1 2 8-Pin
ダウンロード方法 アルテラのソフトウェアをインストールするためのダウンロード ファイルには以下の種類が あります.tar フォーマットのソフトウェアとデバイス ファイルがバンドルされたセット ダウンロードとインストールをカスタマイズするための個別の実行ファイル ディスクに焼いて他の場所にインストール
Quartus II ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of
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Quartus II ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of
Microsoft Word - uSDCONF2A_DS_A_140303aV1803.docx
usdconf2a 仕様書 (for ALTERA ユーザ ) (usdconf2a8-001-xxv) Rev0.41 2014.03.03(ROM Ver1.803 対応 ) Rev0.40 2014.02.28(ROM Ver1.800 対応 ) Rev 0.31 2013.12.02(ROM Ver.1.800 対応 ) Rev 0.30 2013.09.26(ROM Ver.1.800 対応
N&VP.1-19PDF用
100% 80% 60% 40% 20% 0% 1992 1993 1994 1995 1996 1997 1998 1999 2000 2001 2.5 V 3.3 V A-NV-Q198-01/J Altera, ASEND, APEX, AMPP, BitBlaster, ByteBlaster, lassic, FastTrack Interconnect, FLEX, FLEX 10K,
MAX1213N EV.J
19-0610; Rev 0; 7/06 DESIGNATION QTY DESCRIPTION C1 C9, C13, C15, C16, C18, C19, C20, C35 C39, C49, C52 22 C10, C27, C28, C40 4 C11, C30 2 C12, C17, C58 C71 0 C14, C33 2 C21 C24 4 C25, C26, C51, C53, C54,
LMV851/LMV852/LMV854 8 MHz Low Power CMOS, EMI Hardened Operational Amplifi(jp)
LMV851,LMV852,LMV854 LMV851/LMV852/LMV854 8 MHz Low Power CMOS, EMI Hardened Operational Amplifiers Literature Number: JAJSAM3 LMV851/LMV852/LMV854 8MHz CMOS EMI LMV851/LMV852/LMV854 CMOS IC 40 125 LMV851/
GT-X980
NPD5061-00 JA !! Epson Event Manager...3 Epson Event Manager...3... 4... 4 Copy Utility...5 Copy Utility...6... 6... 7...9...9 Windows...9 Mac OS X...10...10 2 !! Epson Event Manager Epson Event Manager
MAX7319 EV.J
19-4043; Rev 0; 2/08 PART TYPE MAX7319EVKIT+ EV Kit DESIGNATION QTY DESCRIPTION C1, C5 C9, C17, C18, C37 9 0.1μF ±10%, 16V X7R ceramic capacitors (0603) TDK C1608X7R1C104K C2 0 Not installed, capacitor
untitled
78K/USB I/O JavaScript /PHS 78K USB-JTAG naitou@tokudenkairo.co.jp 78K 1 USB 2 CPU 1 AXHLBCDE 8 8bit 4 16bit,8k ROM,3k RAM Z80 3 1 LED K A IC 1. LED 2. 3. DA 4. 4 1 7 LED I/O CPLD CPLD FPGA USB USB 78
TXZ Family Reference Manual BSC-A
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KEIm-25ヘッダーボードハードウェアマニュアル
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ACM108R2-MAN-JP-V21.xdw
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MAP2496.PDF
Audiophile 2496 24 Bit 96 khz 4 in/ 4 out PCI Digital Recording Interface with MIDI 2 M-AUDIO 3 PCI 1. INS1&2 IN1 IN2 2. OUTS1&2 OUT1 OUT2 3. 15 D-sub S/PDIF MIDI 4. S/PDIF S/PDIF DAT MD A/D S/PDIF 5.
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-0; Rev ; / µ µ PART TEMP. RANGE BOARD TYPE MAXEVSYS-DIP 0 C to +0 C Through-Hole MAXEVKIT-DIP 0 C to +0 C Through-Hole 0CMODULE-DIP 0 C to +0 C Through-Hole Evaluates: MAX Maxim Integrated Products Evaluates:
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タイトル
不可能への挑戦株式会社低価格 高品質が不可能? ALTERA Cyclone IV EP4CE6 ボードのマニュアル 株式会社 http://www.csun.co.jp info@csun.co.jp 作成日 2014/10/02 copyright@2017 ホームページ :http://www.csun.co.jp メール :info@csun.co.jp 1 不可能への挑戦株式会社低価格 高品質が不可能?