Cyclone 10 GX 技術資料 (簡易版)

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ひできしのしま
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2 目次目次... 3 Cyclone 10 GX デバイスの利点... 3 Cyclone 10 GX の機能についての要約...4 Cyclone 10 GX で使用可能なオプション... 6 Cyclone 10 GX の最大リソース... 7 Cyclone 10 GX のパッケージプラン... 7 Cyclone 10 GX デバイスの I/O バーティカルマイグレーション... 8 アダプティブロジックモジュール... 9 可変精度 DSP ブロック... 9 エンベデッドメモリーブロックエンベデッドメモリーのタイプ Cyclone 10 GX デバイスに搭載されたエンベデッドメモリーの容量 Single-port モード用のエンベデッドメモリーのコンフィグレーションクロックネットワークと PLL クロックソースクロックネットワークフラクショナル合成 PLL と I/O PLL...12 FPGA 汎用 I/O...13 外部メモリーインターフェイス Cyclone 10 GX デバイスでサポートされるメモリー規格...14 PCIe Gen1 および Gen2 ハード IP Interlaken および 10 Gbps イーサネット向けエンハンスト PCS ハード IP Interlaken のサポート Gbps イーサネットのサポート...16 低消費電力シリアルトランシーバー...16 トランシーバーチャネル PMA の機能 PCS の機能...19 ダイナミックおよびパーシャルリコンフィグレーション...20 ダイナミックリコンフィグレーション...20 パーシャルリコンフィグレーションエンハンストコンフィグレーションおよびプロトコル経由のコンフィグレーション SEU エラーの検出と修正消費電力管理...22 インクリメンタルコンパイル...23 改訂履歴

3 Cyclone 10 GX デバイスファミリーは高性能かつ省電力の 20 nm 低コスト FPGA で構成されています Cyclone 10 GX デバイスファミリーに搭載されたドライバー : 前世代の低コスト FPGA よりも高性能です包括的な省電力テクノロジーにより優れた電力効率が達成可能です Cyclone 10 GX デバイスは高帯域を持ち消費電力にセンシティブで低コストなアプリケーションの幅広いマーケットに最適です表 1. Cyclone 10 GX デバイスのマーケットの一例と理想的なアプリケーションマーケットアプリケーションインダストリアルマシンビジョンロボット工学プログラマブルロジックコントローラーおよびドライバーオートモーティブインフォテイメント先進運転支援システム (ADAS) 放送機器プロフェッショナルオーディオビジュアル Cyclone 10 GX デバイスの利点表 2. Cyclone 10 GX デバイスファミリーの利点機能サポートしている機能強化されたコアアーキテクチャー TSMC の 20nm プロセステクノロジーにより構築されています前世代の低コスト FPGA との比較において 2 倍の性能を持ちます統合された広帯域幅トランシーバー短距離レートは最大で毎秒ギガビット (Gbps) ですハード PCI Express* IP ブロックは Gen2 4 アプリケーションをサポートしています改善されたロジック集積とハード IP ブロック 8 入力アダプティブロジックモジュール (ALM) 最大メガビット (Mb) のエンベデッドメモリー可変精度デジタル信号処理 (DSP) ブロックフラクショナル合成フェーズロックループ (PLL) 最大毎秒 1,866 メガビット (Mbps) のハードメモリーコントローラーと PHY 高度な省電力化高度な省電力機能の包括的なセット消費電力が最適化された MultiTrack 配線とコアアーキテクチャー Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済

4 Cyclone 10 GX の機能についての要約表 3. Cyclone 10 GX デバイスの機能の要約機能説明テクノロジー TSMC の 20 nm SoC プロセステクノロジーパッケージングボール間隔が 1.0 mm の Fineline BGA パッケージボール間隔 0.8 mm の Ultra Fineline BGA パッケージさまざまな集積度を持つ FPGA 間でのシームレスな移行に向けて同一のパッケージフットプリントを持つ複数のデバイス RoHS6 準拠高性能 FPGA ファブリック 4 つのレジスターを備えたエンハンスト 8 入力 ALM 輻輳を低減しコンパイル時間を向上させる目的で改良された MultiTrack 配線アーキテクチャー階層コアクロックアーキテクチャーきめ細かなパーシャルリコンフィグレーション内部メモリーブロック M20K ハード誤り訂正コード (ECC) を備えた 20Kb メモリーブロックカスケード可能メモリーロジックアレイブロック (MLAB) 640 ビットメモリーカスケード可能エンベデットハード IP ブロック可変精度 DSP 18 19~54 x 54 までの精度レベルの信号処理をネイティブにサポート 27 x 27 乗算器モードをネイティブにサポートシストリック有限インパルス応答 (FIR) 用の 64 ビットアキュムレーターおよびカスケード内部係数メモリーバンク前置加算器と前置減算器による効率の向上パイプラインレジスターの増設による性能向上と消費電力の低減浮動小数点演算をサポートします : 乗算加算減算積和積差および複雑な乗算を実行します累積機能を持つ乗算カスケード機能を持つ乗算およびカスケード減算機能を持つ乗算をサポートしますダイナミックアキュムレーターリセットコントロール積乗算浮動小数点 DSP ブロックをチェインする複素数乗算およびダイレクトベクタードット乗算をサポートしますメモリーコントローラー PCI Express DDR3 DDR3L および LPDDR3 完全なプロトコルスタックエンドポイントおよびルートポートを備えた PCI Express (Pcle)PCle ) Gen2 (x1 x2 x4) および Gen1 (x1 x2 x4) ハード IP トランシーバー I/O 10GBASE 順方向誤り訂正 (FEC) 以下をサポートする PCS ハード IP: 10 Gbps イーサネット (10GbE) PCIe PIPE インターフェイス Interlaken Gbps イーサネット (GbE) 確定的レイテンシーをサポートする CPRI (Common Public Radio Interface) 高速ロックタイムをサポートするギガビット対応受動光ネットワーク (GPON) 10.3 Gbps JESD204B 8B/10B 64B/66B 64B/67B のエンコーダーとデコーダー独自規格のプロトコル向けたカスタムモードサポート continued... 4

5 機能コアクロックネットワーク PLL (Phase-Locked Loop) 説明最大 300 MHz のファブリッククロッキングアプリケーションに依存します : 1,866 Mbps の DDR3 インターフェイスを備えた 467 MHz 外部メモリーインターフェイスクロッキング Gbps の LVDS インターフェイス備えた 300 MHzLVDS インターフェイスクロッキンググローバルリージョナルおよびペリフェラルクロックネットワーク使用されていないクロックネットワークはダイナミック消費電力の低減に向けてゲート可能です高分解能フラクショナル合成 PLL: 高精度クロック合成クロック遅延補償ゼロ遅延バッファー (ZDB) インテジャーモードおよびフラクショナルモードをサポート 3 次デルターシグマ変調をサポートするフラクショナルモードインテジャー PLL: 汎用 I/O に隣接外部メモリーおよび LVDS インターフェイスをサポート FPGA 汎用 I/O (GPIO) 1.434Gbps LVDS 各ペアはレシーバーもしくはトランスミッターとしてコンフィグレーション可能 OCT ( オンチップ終端 ) 1.2 V~3.0 V のシングルエンド LVTTL/LVCMOS とのインターフェイス外部メモリーインターフェイス低消費電力シリアルトランシーバーハードメモリーコントローラー DDR3 DDR3L および LPDDR3 をサポート最大 933MHz/1,866 Mbps の DDR3 スピード最大 Gbps の連続動作範囲オーバーサンプリングを用いて最小レンジを 125 Mbps まで拡張可能ユーザーによるコンフィグレーションが可能なフラクショナル合成機能を備えた ATX 送信 PLL XFP SFP+ QSFP および CFP 光モジュール向け電子分散補償 (EDC) のサポートアダプティブリニアとデジションフィードバックイコライゼーション送信プリエンファシスおよび送信ディエンファシストランシーバーチャネル別のダイナミックパーシャルリコンフィグレーションオンチップ計測 (EyeQ 非侵入型データアイモニタリング ) コンフィグレーション改ざん防止貴重な IP 資産を保護する包括的なデザイン保護エンハンスト 256 ビット高度暗号化規格 (AES) デザインセキュリティーおよび認証 PCIe Gen1 または Gen2 を使用する CvP (Configuration via Protocol) トランシーバーおよび PLL のダイナミックリコンフィグレーションコアファブリックのきめ細かなパーシャルリコンフィグレーションアクティブシリアル x4 インターフェイス消費電力管理プログラマブルパワーテクノロジー Quartus Prime 開発ソフトウェアに統合された消費電力解析ツールソフトウェアとツール Quartus Prime デザインスイートトランシーバーツールキット Qsys システム統合ツール DSP Builder アドバンストブロックセット OpenCL サポート 5

6 Cyclone 10 GX で使用可能なオプション図 -1: Cyclone 10 GX デバイスのサンプル製品コードと利用可能なオプション ( 暫定版 ) 6

7 Cyclone 10 GX の最大リソース表 4. Cyclone 10 GX デバイスの最大リソース数 ( 暫定版 ) リソース製品ライン 10CX085 10CX105 10CX150 10CX220 ロジックエレメント (LE) (K) ALM 31,000 38,000 54,770 80,330 レジスター 124, , , ,320 メモリー (Kb) M20K 5,820 7,640 9,500 11,740 MLAB ,152 1,690 可変精度 DSP ブロック x 19 乗算器ハード浮動小数点演算ありあり利用可利用可 PLL フラクショナル合成 I/O Gbps トランシーバー GPIO LVDS ペア PCIe ハード IP ブロックハードメモリーインターフェイス Cyclone 10 GX のパッケージプラン表 5. Cyclone 10 GX デバイスのパッケージプラン ( 暫定版 ) GPIO 数には LVD および 3 V I/O バンクの I/O ピンが含まれますデバイスパッケージにはそれぞれ 1 つの 3 V I/O バンク (48 ピン ) が含まれます 1 GPIO 数にはトランシーバ I/O が含まれません Quartus Prime 開発ソフトウェアではユーザー I/O 数にトランシーバ I/O 数が含まれます 2 各 LVDS I/O ペアをそれぞれ差動入力もしくは差動出力として使用できます 7

8 製品ライン種類 U ピン UBGA F ピン FBGA F ピン FBGA サイズ 19 mm 19 mm 27 mm 27 mm 29 mm 29 mm ボールピッチ I/O の種類 0.8 mm 1.0 mm 1.0 mm GPIO LVDS XCVR GPIO LVDS XCVR GPIO LVDS XCVR 10CX CX CX CX Cyclone 10 GX デバイスの I/O バーティカルマイグレーション図 -2: Cyclone 10 GX 製品ライン間で移行できる範囲矢印はマイグレーションパスを示しています各バーティカルマイグレーションパスに含まれるデバイスを色付きで示しています同じパス内でより少ないリソースを持つデバイスは薄い色で示しています同じマイグレーションパス内の製品ライン間で完全に I/O を移行するには I/O とトランシーバー数が最も少ない製品ラインに合わせて I/O とトランシーバーの使用を制限しますソースデバイスの LVDS I/O バンクはターゲットデバイスの 3 V I/O バンクにマッピングすることが可能です 450 MHz 以上のクロック周波数でメモリーインターフェイスを使用するには両方のデバイスで LVDS I/O バンクにのみ外部メモリーインターフェイスピンを割り当てます同じパッケージタイプの一部のデバイスには公称でパッケージの高さに 0.15mm のの差がある場合があります一部のマイグレーションパスは Quartus Prime 開発ソフトウェアの Pin Migration View に表示されません Device 10CX085 10CX105 10CX150 10CX220 Package U484 F672 F780 注意 : ピンマイグレーションの互換性を確認するには Quartus Prime 開発ソフトウェアの Pin Planner で Pin Migration View ウィンドウを使用します 8

9 アダプティブロジックモジュール Cyclone 10 GX デバイスはロジックファブリックの基本的なビルディングブロックとして 20 nm ALM を使用しています ALM のアーキテクチャーには前世代 FPGA のものと同じアーキテクチャーが使用されており効率的なロジックファンクションの実装およびデバイス世代間における IP の変更が容易に実行可能です下の図に示すように ALM は 4 つの専用レジスターを持つ分割可能な 8 入力ルックアップテーブル (LUT) を使用してレジスターを多く含むデザインにてタイミング収束を改善しますまた LUT アーキテクチャーごとに 2 つのレジスターが使用される従来のものと比較してより多くのデザインを搭載することが可能です図 -3: Cyclone 10 GX デバイスの ALM FPGA Device Adaptive LUT Full Adder Full Adder Reg Reg Reg Reg Quartus Prime 開発ソフトウェアは ALM ロジック構造に従ってデザインを最適化し Cyclone 10 GX ALM アーキテクチャーにレガシーデザインを自動的にマッピングします可変精度 DSP ブロック Cyclone 10 GX の可変精度 DSP ブロックは固定小数点演算と浮動小数点演算をサポートしています固定小数点演算の機能高性能最適化された消費電力と完全にレジスタ -- 化された乗算演算 18 ビットと 27 ビットのワード長 DSP ブロックごとに 2 つの 18 x 19 乗算器または 1 つの 27 x 27 乗算器乗算結果を組合わるためのビルトインの加算減算および 64 ビットのダブル累算レジスター 9

10 プリアダーが無効にされている際の 19 ビットまたは 27 ビットのカスケード接続およびプリアダーがアプリケーションをフィルタするためにタップディレイラインを形成する使用する際の 18 ビットのカスケード接続外部ロジックのサポートなしでブロックからブロックへ出力結果を伝播する 64 ビット出力バスのカスケード対称フィルタ向け 19 ビットモードおよび 27 ビットモードでサポートされるハードプリアダーフィルタ実装向け 18 ビットおよび 27 ビットの両モードの内部係数レジスターバンク分割された出力加算器を使用する 18 ビットおよび 27 ビットのシストリック有限インパルス応答 (FIR) フィルターバイアス丸めサポート浮動小数点演算の機能乗算加算減算積和および積差をサポートする完全にハード化されたアーキテクチャー累積機能とダイナミックアキュムレーターリセットコントロールを持つ乗算カスケード加算機能を持つ乗算カスケード減算機能を持つ乗算複素数乗算ダイレクトベクタードット積シストリック FIR モード表 6. Cyclone 10 GX デバイスの可変精度 DSP ブロックコンフィグレーション使用例乗数器のサイズ ( ビット ) DSP ブロックリソース中精度の固定小数点 2 つの高精度の固定小数点または単精度の浮動小数点 1 つの 27 x 27 1 固定小数点の FFT 外部加算器を備えた 1 つの非常に高精度の固定小数点外部加算器を備えた 1 つの倍精度の浮動小数点外部加算器を備えた 1 つの表 7. Cyclone 10 GX デバイスにおける固定小数点演算用のリソースデバイス可変精度 DSP ブロック独立した入力および出力乗算演算子乗算器乗算器 Multiplier Adder Sum モードビット入力で加算される乗算加算器 10CX CX CX CX

11 表 8. Cyclone 10 GX デバイスにおける浮動小数点演算用のリソースデバイス可変精度 DSP ブロック Single Precision Floating-Point Multiplication モード Single-Precision Floating-Point Adder モード Single- Precision Floating-Point Multiply Accumulate モードピークギガ単位での秒あたりの浮動小数点演算回数 (GFLOPs) 10CX CX CX CX エンベデッドメモリーブロックデバイス内のエンベデッドメモリーブロックには柔軟性がありデザイン要件に合った最適な小規模メモリーアレイおよび大規模メモリーアレイを提供できるようデザインされていますエンベデッドメモリーのタイプ Cyclone 10 GX デバイスには 2 種類のメモリーブロックが含まれています 20 Kb M20K ブロック専用メモリーリソースのブロックです M20K ブロックは多数の独立したポートを提供しており大規模なメモリーアレイに最適です 640 ビットメモリーロジックアレイブロック (MLAB) 兼用ロジックアレイブロック (LAB) からコンフィグレーションされるエンハンストメモリーブロックであり幅が広く深度の浅いメモリーアレイに最適です MLAB はデジタル信号処理 (DSP) アプリケーション幅が広く深度の浅い FIFO バッファーおよびフィルターのディレイラインに使用するシフトレジスターの実装に最適化されています各 MLAB は 10 個のアダプティブロジックモジュール (ALM) から構成されています Cyclone 10 GX デバイスではこれらの ALM を 10 個の 32 2 ブロックとしてコンフィグレーションし MLAB ごとに 1 つのシンプルデュアルポート SRAM ブロックを生成することが可能です Cyclone 10 GX デバイスに搭載されたエンベデッドメモリーの容量表 9. Cyclone 10 GX デバイスに搭載されたエンベデッドメモリーの容量と分配製品ライン M20K MLAB ブロック RAM ビット数 (Kb) ブロック RAM ビット数 (Kb) RAM ビットの総数 (Kb) 10CX ,820 1, ,473 10CX ,640 1, ,439 10CX ,500 1,843 1,152 10,652 10CX ,740 2,704 1,690 13,430 11

12 Single-port モード用のエンベデッドメモリーのコンフィグレーション表 10. Cyclone 10 GX デバイスにおける Single-port モードのエンベデッドメモリーのコンフィグレーション次の表は Single-port RAM モードおよび ROM モードでサポートされている最大のコンフィグレーションを示していますメモリーブロック深度 ( ビット ) プログラム可能な幅 MLAB 32 x16 x18 または x x8 x9 x10 M20K 512 x40 x32 1K 2K 4K 8K 16K x20 x16 x10 x8 x5 x4 x2 x1 クロックネットワークと PLL クロックソースクロックネットワーククロックネットワークのアーキテクチャーは Intel のグローバルリージョナルおよびペリフェラルクロックのストラクチャーをベースにしていますこのクロックストラクチャーは専用クロック入力ピンフラクショナルクロック合成 PLL およびインテジャー I/O PLL でサポートされています Cyclone 10 GX のコアクロックネットワークはインダストリアル温度範囲の全体にわたって最高で 300 MHz のファブリックで動作可能です外部メモリーインターフェイスに対してはクロックネットワークはクオーターレート転送で最大速度が 1,866 Mbps のハードメモリーコントローラーをサポートしています消費電力を削減するために Quartus Prime 開発ソフトウェアは使用していないクロックネットワークのすべてのセクションを特定しパワーダウンしますフラクショナル合成 PLL と I/O PLL Cyclone 10 GX デバイスはコアでの特定および一般的な目的で使用可能なフラクショナル合成 PLL を最大 4 個また I/O PLL を最大 6 個含みます : フラクショナル合成 PLL トランシーバーブロックに隣接するカラムに位置しています I/O PLL 48 個の I/O バンクそれぞれに位置しています 3 ソフトウェアエミュレーションによってサポートされ追加の MLAB ブロックを消費します 12

13 フラクショナル合成 PLL I/O PLL 以下の目的でフラクショナル合成 PLL を使用できます : ボード上で必要なオシレーターの個数を削減する 1 つのリファレンスクロックソースから複数のクロック周波数を合成することでデバイスで使用するクロックピンの個数を削減するフラクショナル合成 PLL は以下の機能をサポートしています : トランシーバー CMU および ATX (Advanced Transmit) PLL に向けたリファレンスクロック周波数の合成クロックネットワーク遅延補償ゼロ遅延バッファートランシーバーに向けた直接的な送信クロッキング 2 つのモードに別々にコンフィグレーション可能です : 汎用 PLL に相当する従来のインテジャーモード 3 次デルターシグマ変調のあるエンハンストフラクショナルモード PLL カスケード接続インテジャーモードの I/O PLL は 48 個の I/O を持つ各バンクに配置されています I/O PLL を使用すれば外部メモリーと高速 LVDS インターフェイスのデザインを簡素化できます I/O PLL は各 I/O バンク内のハードメモリーコントローラーおよび LVDS SERDES に隣接しています PLL は使用する必要がある I/O と密接に結びつけられているためタイミングの収束が簡単に実行できます I/O PLL はクロックネットワーク遅延補償やゼロ遅延バッファーといったコアの汎用アプリケーションに使用できます Cyclone 10 GX デバイスは PLL 間のカスケードモードをサポートしています FPGA 汎用 I/O Cyclone 10 GX デバイスは高度にコンフィグレーション可能な GPIO を提供します各 I/O バンクには 48 個の汎用 I/O と 1 つの高効率ハードメモリーコントローラーが含まれています以下に GPIO の機能を説明します高電圧アプリケーション向け 3 V I/O と差動信号用の LVDS I/O から構成されていますシングルエンドインターフェイスや差動 I/O インターフェイスといった広範囲のインターフェイスをサポート LVDS 速度は最大 1.434Gbps です各 LVDS ピンのペアは差動入力バッファーおよび差動出力バッファーを備えておりそれぞれのペアに対して LVDS をコンフィグレーションすることが可能ですプログラマブルバスホールドおよびウィークプルアッププログラマブル差動出力電圧 (V OD ) およびプログラマブルプリエンファシス 13

14 OCT キャリブレーションを持つすべての I/O バンクに対して終端インピーダンス変動を制限する目的で直列 (R S ) と並列 (Rt) オンチップ終端 R T ) オンチップ終端 (OCT) がありますシグナルインテグリティーのために直列終端と並列終端で変更が可能なオンチップダイナミック終端はシグナルインテグリティーへの読み出しあるいは書き込みが共通バスに存在するかどうかに左右されます入力レジスターパス内でハード読み出し FIFO を使用するタイミング収束の容易なサポートおよび微調と粗調のアーキテクチャーを持つ DLL (delay-locked loop) 遅延チェイン外部メモリーインターフェイス Cyclone 10 GX デバイスは最高 1,866 Mbps で動作可能な外部メモリ帯域幅が最大 1 72 ビットもしくは 2 40 ビットの DDR3 メモリーインターフェイスを備えていますこの帯域幅によりデザインの容易さ低い消費電力ハード化された高性能メモリーコントローラーのリソース効率といった利点が得られます Cyclone 10 GXFPGA 内のメモリーインターフェイスは使い勝手がよく非常に高度なパフォーマンスを提供しますハードメモリーコントローラーを使用する場合最大幅 72 ビットまでコンフィグレーション可能です各 I/O はリード / ライトレべリングレイテンシーを低減しマージンを向上する FIFO バッファリングタイミングキャリブレーションおよびオンチップ終端といったメモリーインターフェイスの重要な機能を処理する機能を持つハード化されたリード / ライトパス (PHY) を含んでいますタイミングキャリブレーションは Intel の Nios II テクノロジーに基づくハードマイクロコントローラーを含めることで補助されていますが特に複数のメモリーインターフェイスを持つキャリブレーションの制御に適していますこのタイミングキャリブレーションを使用すると Cyclone 10 GX デバイスが Cyclone 10 GX デバイス自体あるいは外部メモリー内におけるプロセス電圧温度といったあらゆる変化を補償することができますアドバンストキャリブレーションアルゴリズムはすべての動作条件において最大の帯域幅と堅牢なタイミングマージンを確実にします Cyclone 10 GX デバイスでサポートされるメモリー規格 I/O は既存および新しい外部メモリー規格に向けて高いパフォーマンスで対応できるようにデザインされています表 11. ハードメモリーコントローラーでサポートされるメモリー規格この表はハードメモリーコントローラーおよび異なる I/O バンクで達成可能な最大のスピードを一覧表示します詳細を確認するには External Memory Interface Spec Estimator と Cyclone 10 GX デバイスのダッシュボードを参照してくださいメモリー規格レートサポートデバイスのスピードグレードピンポン PHY サポート LVDS I/O バンク周波数 (MHz) 3V の I/O バンク DDR3 SDRAM ハーフレート -5 使用可使用可クオーターレート -5 使用可 continued... 14

15 メモリー規格レートサポートデバイスのスピードグレードピンポン PHY サポート周波数 (MHz) LVDS I/O バンク 3V の I/O バンク使用可 DDR3L SDRAM ハーフレート -5 使用可使用可クオーターレート -5 使用可使用可 LPDDR3 ハーフレートクオーターレート PCIe Gen1 および Gen2 ハード IP Cyclone 10 GX デバイスは高性能かつ使いやすいように設計された PCIe ハード IP を備えています PCIe スタックのすべての層を含みますトランザクション層データリンク層物理層 x1 x2 x4 レーンのコンフィグレーションにおいて PCIe Gen2 エンドポイントおよびルートポートをサポートしますコアロジックから独立して動作します CvP (Configuration via Protocol) オプションを使用すれば Cyclone 10 GX デバイスが残りの FPGA 部分に対してプログラミングファイルのロードを完了させる間に PCIe リンクが 100ms 以内でリンクトレーニングを起動し完了させることが可能となります Single Root I/O Virtualization (SR-IOV) のような新しい機能やオプションのプロトコル拡張のサポートを容易にする追加機能を提供しています ECC を使用する改良版エンドツーエンドデータパス保護を提供しています Gen1 および Gen2 スピードで PCIe を使用する FPGA CvP (Configuration via Protocol) をサポートしています Interlaken および 10 Gbps イーサネット向けエンハンスト PCS ハード IP Interlaken のサポート Cyclone 10 GX のエンハンスト PCS ハード IP はレーンあたり最高 Gbps の速度をサポートする Interlaken PCS を内蔵しています 15

16 Interlaken PCS は Intel の前世代 FPGA 向けに開発された実績のある PCS の機能性に基づいており Interlaken ASSP ベンダーとサードパーティー IP サプライヤーとの相互運用性が実証されています Interlaken PCS は Cyclone 10 GX デバイスのすべてのトランシーバーチャネルに含まれています 10 Gbps イーサネットのサポート Cyclone 10 GX のエンハンスト PCS ハード IP は IEEE Gbps Ethernet (10GbE) に準拠した 10GBASE-R PCS をサポートしています 10GbE と 10 Gbps トランシーバーをサポートする内蔵のハード IP は外部 PHY コストボード面積およびシステム消費電力を低減します拡張可能な 10GbE ハード IP はすべての 10GBASE-R PCS のインスタンス化に単独の PLL を使用する一方で複数の独立した 10GbE ポートをサポートしますこれはコアロジックリソースとクロックネットワークを節減します XAUI から 10G への外付け PHY を必要とする XAUI インターフェイスと比較してマルチポート 10GbE システムを簡素化します標準的な 10 Gbps XFP 光モジュールと SFP+ 光モジュールへの直接接続を可能にする電子分散補償 (EDC) が組み込まれています低消費電力シリアルトランシーバー Cyclone 10 GXFPGA は非常に低い消費電力でチャネルごとに高帯域幅スループット低レイテンシーを提供しますトランシーバーはチップ間アプリケーションで 125 Mbps から Gbps におよぶ広範囲のデータレートをサポートします最小 168 mw をサポートする 10 Gbps トランシーバー最小 117 mw をサポートする 6 Gbps トランシーバー先進の 20 nm プロセス技術とアーキテクチャーを組み合わせることで以下のような利点を提供しますダイ面積と消費電力が大幅に削減されます最適なシグナルインテグリティーを維持しつつ前世代のデバイスと比較して最大 2 倍のトランシーバー I/O 集積度を達成します最大 12 本のトランシーバーチャネルすべてのチャネルが最大定格速度の連続データレートをサポートする機能を備えています 16

17 図 -4: Cyclone 10 GX トランシーバーブロックのアーキテクチャー PCS Transceiver PMA TX/RX ATX PLL PCS Transceiver PMA TX/RX FPGA Fabric fpll ATX PLL PCS PCS PCS Flexible Clock Distribution Network Transceiver PMA TX/RX Transceiver PMA TX/RX Transceiver PMA TX/RX fpll PCS Transceiver PMA TX/RX トランシーバーチャネルすべてのトランシーバーチャネルは専用のフィジカルメディアアタッチメント (PMA) とハード化されたフィジカルコーディングサブレイヤー (PCS) を備えています PMA は物理チャネルに対して主要なインターフェイス機能を提供します PCS は通常 FPGA コアファブリックにデータを転送する前にエンコードやデコードまたはワードアライメントをはじめとする予備的処理を実行しますトランシーバーチャネルは PMA ブロックと PCS ブロックから構成されていますほとんどのトランシーバーバンクのチャネル数は 6 ですが中には 3 チャネルしか含まないトランシーバーバンクもあります高度にコンフィグレーション可能なクロック分配ネットワークを使用することで多種多様なボンディングあるいはノンボンディングデータレートをコンフィグレーションすることができます以下の図は上から見たシリコンダイをグラフィカルに表現したものですこれはフリップチップパッケージの裏面図に相当します Cyclone 10 GX デバイスにはこの図に示したものと異なるフロアプランを持つものもあります 17

18 図 -5: Cyclone 10 GX デバイスのデバイスチップの概要 fpll Hard PCS Transceiver PMA Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks I/O PLLs Hard Memory Controllers, General-Purpose I/O Cells, LVDS Core Logic Fabric Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks Core Logic Fabric Hard Memory Controllers, General-Purpose I/O Cells, LVDS I/O PLLs Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks PCI Express Gen2 Hard IP Fractional PLLs Hard IP Per Transceiver: Standard PCS and Enhanced PCS Hard IPs Transceiver Channels ATX (LC) Transmit PLL fpll ATX (LC) Transmit PLL fpll ATX (LC) Transmit PLL Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Hard PCS Transceiver Clock Networks Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Transceiver PMA Unused transceiver channe can be used as additional transceiver transmit PLLs PMA の機能 Cyclone 10 GX トランシーバーは最大で Gbps のデータレートの非常に優れたシグナルインテグリティーを提供しますクロックのオプションには超低ジッター ATX PLL (Lc タンクベース ) クロック乗算ユニット (CMU) PLL ならびにフラクショナル PLL が含まれます各トランシーバーチャネルは CMU PLL またはクロックデータリカバリー (CDR) PLL として使用可能なチャネル PLL を含みます CDR モードではチャネル PLL はトランシーバーチャネルでレシーバークロックとデータを復元します表 12. Cyclone 10 GX デバイスのトランシーバー PMA 機能機能性能チップ間のデータレート光モジュールサポートケーブル駆動サポート送信プリエンファシス連続時間リニアイコライザー (CTLE) 可変ゲインアンプ Intel デジタルアダプティブパラメトリックチューニング (ADAPT) 高精度シグナルインテグリティーキャリブレーションエンジン (PreSICE) 125 Mbps~ Gbps SFP+/SFP XFP CXP QSFP/QSFP28 CFP/CFP2/CFP4 SFP+ Direct Attach ケーブルを経由した PCI Express esata システムチャネルの損失を補償する 4 タップ送信プリエンファシスおよびディエンファシスデュアルモード高いゲインと高いデータレートシステムチャネルの損失を補償するリニア受信イコライゼーション CDR サンプリング前に信号振幅を最適化し固定モードとアダプティブモードで動作します CTLE DFE 可変ゲインアンプブロックを含むユーザーロジックからの介入なしで最適なリンクマージンを提供するすべてのリンクイコライゼーションパラメーターを自動的に調整するフルデジタルのアダプティブエンジンです電源投入時にすべてのトランシーバーコントロールパラメーターを迅速にキャリブレーションするハード化されたキャリブレーションコントローラーですこれにより最適なシグナルインテグリティーとジッターパフォーマンスが提供可能です continued... 18

19 機能 ATX (Advanced Transmit) PLL フラクショナル PLL デジタルアシストアナログ CDR On-Die Instrumentation EyeQ およびジッターマージンツールダイナミックパーシャルリコンフィグレーション PCS-PMA と PCS-PLD の多様なインターフェイス幅性能連続したチューニング範囲を持つ低ジッター ATX (LC タンクベースの ) PLL です広範囲の標準プロトコルと独自開発プロトコルを網羅しますオンボード水晶発振器に替わって使用が可能でシステムコストを削減するオンチップのフラクショナル周波数シンセサイザーです高速ロック時間による優れたジッター耐性非侵入型高解像度アイモニタリング (EyeQ) を使用してボード立ち上げデバッグ診断の簡素化しますまたトランスミッターからジッターを注入しシステムのリンクマージンを検証しますトランシーバーの最高の柔軟性を達成するために Avalon メモリーマップドインターフェイスは各トランシーバーチャネルを個別に制御することを可能にしますデシリアライゼーション幅エンコーディングおよびレイテンシー削減を柔軟にする 8 ビット 10 ビット 16 ビット 20 ビット 32 ビット 40 ビットまたは 64 ビットのインターフェイス幅 PCS の機能トランシーバー PCS を使用することで 125 Mbps から Gbps におよぶ広範囲のプロトコルをサポートすることができます表 13. Cyclone 10 GX デバイスのトランシーバーの PCS 機能この表は Cyclone 10 GX トランシーバーの PCS 機能を要約しています PCS 説明 Standard PCS 最大 Gbps のデータレートで動作します PCI-Express CPRI 4.2+ GigE といったプロトコルをサポートしますベーシックまたはカスタム (Standard PCS) のトランシーバーコンフィグレーションルールを使用してさまざまなプロトコルを実装しますエンハンスト PCS PMA を介してオフチップにデータが送信されるまたは受信される前にほとんどのシリアルデータの業界規格に共通するワードアライメントエンコード / デコードフレーミングといった機能を実行します FPGA ファブリックにおけるデータ転送を処理します PMA へまたは PMA からの内部的なデータ転送を処理します周波数補償を提供しますマルチチャネル低スキューアプリケーションのチャネル結合を実行します PCIe Gen2 PCS Gen1 および Gen2 のデータレート間でのデータおよびクロックのシームレスな切り替えをサポートします PIPE 3.0 機能に向けてサポートを提供しますハード IP がバイパスされた PIPE インターフェイスとハード IP がイネーブルされた PIPE インターフェイスをサポートします 19

20 PCS プロトコルのサポート表 14. Cyclone 10 GX トランシーバー PCS がサポートするプロトコルこの表に Cyclone 10 GX トランシーバー PCS がサポートするプロトコルの一部をリスト表示しますプロトコルデータレート (Gbps) トランシーバー IP PCS のサポート PCIe Gen2 x1 x2 x4 5.0 Native PHY (PIPE) Standard PCS PCIe Gen1 x1 x2 x4 2.5 Native PHY (PIPE) Standard PCS 1000BASE-X ギガビットイーサネット 1.25 Native PHY Standard PCS 1588 規格 1000BASE-X ギガビットイーサネット 1.25 Native PHY Standard PCS 10GBASE-R Native PHY エンハンスト PCS 10GBASE-R Native PHY エンハンスト PCS 10GBASE-R with KR FEC Native PHY エンハンスト PCS Interlaken (CEI-6G/11G) 3.125~ Native PHY エンハンスト PCS SFI-S/SFI Native PHY エンハンスト PCS CPRI 6.0 (64B/66B) ~ Native PHY エンハンスト PCS CPRI 4.2 (8B/10B) ~ Native PHY Standard PCS OBSAI RP3 v ~6.144 Native PHY Standard PCS SD-SDI/HD-SDI/3G-SDI ~2.97 Native PHY Standard PCS ダイナミックおよびパーシャルリコンフィグレーション Cyclone 10 GX デバイスはダイナミックリコンフィグレーションとパーシャルリコンフィグレーションをサポートしていますダイナミックリコンフィグレーションとパーシャルリコンフィグレーションを同時に使用することによりデバイスコアとトランシーバーの両方がシームレスにリコンフィグレーション可能になりますダイナミックリコンフィグレーションデバイス動作中に PMA および PCS ブロックをリコンフィグレーションすることが可能ですダイナミックリコンフィグレーションを使用すれば他のトランシーバーバンクで進行中ののデータ転送に影響を与えることなくトランシーバーバンク内のチャネルのアナログ設定データレートプロトコルを変更することができますこの機能はダイナミックマルチプロトコルまたはマルチレートのサポートを必要とするアプリケーションに最適ですパーシャルリコンフィグレーションパーシャルリコンフィグレーションを使用すればデバイスの動作を維持しながらデバイスの一部をリコンフィグレーションすることが可能ですすべてのデバイス機能を FPGA ファブリック内に配置する代わりに同時には動作しない機能は外部メモリーに格納して必要なときだけロードしますこの機能はデバイスの有効なロジック密度を増加させコストおよび消費電力を減少させます Gbps のデータレートは FPGA ファブリックに実装する必要があるユーザーロジックのオーバサンプリングを使用することでサポート可能です 20

21 Intel のソリューションを使用すればパーシャルリコンフィグレーションを行うために複雑なデバイスアーキテクチャーに悩まされる必要はありませんパーシャルリコンフィグレーション機能は Quartus Prime 開発ソフトウェアに組み込まれているため時間を要するタスクは軽減されます Cyclone 10 GX デバイスは以下のコンフィグレーションオプションでパーシャルリコンフィグレーションをサポートしています : 内部ホストを使用する場合 : FPGA がシリアルまたはパラレルフラッシュメモリーなどの外部メモリーデバイスにアクセスしているのであればすべてのコンフィグレーションモードをサポートします CvP (Configuration via Protocol) (PCIe) 外部ホストを使用する場合パッシブシリアル (PS) 高速パッシブパラレル (FPP) x8 FPP x16 および FPP x32 I/O インターフェイスエンハンストコンフィグレーションおよびプロトコル経由のコンフィグレーション表 15. Cyclone 10 GX デバイスのコンフィグレーションスキームと機能 Cyclone 10 GX デバイスは 1.8 V のプログラミング電圧および多様なコンフィグレーションモードをサポートしていますスキームデータ幅最大クロックレート (MHz) 最大データレート (Mbps) 5 圧縮復元パーシャルリコンフィグレーション 7 デザインセキュリティー 6 リモートシステムアップデート JTAG 1 ビット使用可 8 EPCQ-L コンフィグレーションデバイスを介したアクティブシリアル (AS) 1 ビット 4 ビット使用可使用可使用可 8 使用可 CPLD または外部マイクロコントローラーを介したパッシブシリアル (PS) CPLD または外部マイクロコントローラーを介した高速パッシブパラレル (FPP) 1 ビット使用可使用可使用可 8 パラレルフラッシュローダー (PFL) IP コア 8 ビット使用可使用可使用可 9 PFL IP コア continued... 5 圧縮あるいはデザインセキュリティー機能のいずれかをイネーブルすると最大データレートに影響を与えます詳細については Cyclone 10 GX デバイスのデータシートを参照してください 6 暗号化と圧縮を同時に使用することはできません 7 パーシャルリコンフィグレーションはデバイスファミリーの高度な機能ですパーシャルリコンフィグレーションを使用される場合は Intel までお問い合わせください 8 パーシャルリコンフィグレーションを内部ホストとしてコンフィグレーションされている場合にのみ実行可能です 9 最大 100 MHz のクロックレートでサポートされています 21

22 スキームデータ幅最大クロックレート (MHz) 最大データレート (Mbps) 5 圧縮復元パーシャルリコンフィグレーション 7 デザインセキュリティー 6 リモートシステムアップデート 16 ビット使用可使用可 32 ビット使用可使用可 CvP (Configuration via Protocol) (PCIe) レーン 8000 使用可使用可使用可 8 CvP (Configuration via Protocol) を使用して PCIe を介して Cyclone 10 GX デバイスをコンフィグレーションすることができます Cyclone 10 GXCVP の実装は PCIe 100 ms のパワーアップツーアクティブ時間要件に準拠しています SEU エラーの検出と修正 Cyclone 10 GX デバイスでは堅牢で使いやすい SEU (Single Event Upset) エラー検出および訂正回路が利用可能です検出と訂正の回路にはコンフィグレーション RAM (CRAM) プログラミングビットとユーザーメモリーの保護が含まれます CRAM は連続的に動作する CRC エラー検出回路で保護されていますこの回路には統合された ECC が装備されており ECC は 1 ビットまたは 2 ビットのエラーを自動的に訂正しそれを超える複数ビットのエラーも検出しますエラーが 2 つ以上発生した場合コアプログラミングファイルのリロードにより訂正が実行され FPGA が動作を継続する間デザインが完全にリフレッシュされます Cyclone 10 GXCRAM アレイの物理的なレイアウトは大部分の MBU ( マルチビットアップセット ) が独立した 1 ビットまたは 2 ビットエラーとして表現されますがこれらは統合された CRAM ECC 回路によって自動的に訂正されるよう最適化されています CRAM 保護以外にも M20K メモリーブロック内にもエラーの検出と訂正用に ECC 回路が統合されています MLAB は ECC を備えていません消費電力管理 Cyclone 10 GX デバイスは先進の 20 nm 技術 0.9V の低いコア電源強化されたコアアーキテクチャーおよび消費電力を低減するさまざまなオプションを活用し総消費電力を削減します Cyclone 10 GX デバイスは消費電力削減に向けてプログラマブルパワーテクノロジーを採用しています Quartus Prime 開発ソフトウェアはクリティカルではないタイミングパスを特定しこのようなパス内のロジックを高性能に向けてではなく消費電力の低減を目的としてバイアスします 5 圧縮あるいはデザインセキュリティー機能のいずれかをイネーブルすると最大データレートに影響を与えます詳細については Cyclone 10 GX デバイスのデータシートを参照してください 6 暗号化と圧縮を同時に使用することはできません 7 パーシャルリコンフィグレーションはデバイスファミリーの高度な機能ですパーシャルリコンフィグレーションを使用される場合は Intel までお問い合わせください 22

23 さらに Cyclone 10 GX デバイスは業界をリードする Intel の低消費電力トランシーバーを特色としていますまたソフト実装と比較して見た場合ロジックリソースを削減するだけでなく大幅な省電力を実現するハード IP ブロックが多数装備されています通常ハード IP ブロックは同等のソフトロジック実装と比較して消費電力を最大 90% 抑えることが可能ですインクリメンタルコンパイル Quartus Prime 開発ソフトウェアのインクリメンタルコンパイル機能はコンパイル時間を短縮しつつタイミング収束が容易になるようパフォーマンスを維持しますインクリメンタルコンパイル機能により Cyclone 10 GX デバイスのパーシャルリコンフィグレーションフローが使用可能になりますインクリメンタルコンパイルはトップダウンボトムアップおよびチームベースのデザインフローに対応していますこの機能は各設計者が並行してそれぞれのデザインのセクションをコンパイルするモジュール化階層型およびチームベースのデザインフローを容易にしますさらに別々の設計者もしくは IP プロバイダーによるデザインの個々のブロックを個別に開発あるいは最適化することが可能ですこのようなブロックはトップレベルプロジェクトにインポートすることが可能です改訂履歴日付バージョン変更内容 2017 年 2 月初版 23

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Microsoft Word - quick_start_guide_16 1_ja.docx Quartus Prime ソフトウェアダウンロードおよびインストールクイックスタートガイド 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words