Stratix 10の高度な情報の要約

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1 更新情報 アルテラが提供する 14 nm Stratix 10 FPGA & SoC は 前世代の高性能 FPGA に比べ 2 倍のコア性能向上と最大 70% の消費電力削減を実現します 全く新しい HyperFlex コア アーキテクチャを含む数々の革新的なブレイクスルーにより Stratix 10 ファミリは消費電力に対応につつ 最先端デバイスにおいて増大を続ける帯域幅や処理能力などの要件を満たすことが可能です クアッドコア 64 ビット ARM Cortex -A53 をベースにしたハード プロセッサ システム (HPS) を搭載した Stratix 10 SoC デバイスは 消費電力の効率化 アプリケーション クラスの処理を実現するだけでなく 設計者による FPGA ファブリックへのハードウェア仮想化の拡大が可能です Stratix 10 SoC デバイスを使用すれば アルテラの高性能 SoC に対するコミットメント そして ARM ベースのプロセッサ システムを使用したプログラマブル デバイスにおけるアルテラの先進性をご理解いただけることでしょう Stratix 10 FPGA & SoC には以下のブレークスルーが含まれています 前世代の高性能 FPGA に比べ 2 倍のコア性能を実現する全く新しい HyperFlex コア アーキテクチャ 業界最先端のインテル 14 nm トライゲート (FinFET) テクノロジ ヘテロジニアス 3D Sip(System-in-Package) テクノロジ 最大 5.5 M ロジック エレメント (LE) のモノリシック コア ファブリック ヘテロジニアス 3D Sip トランシーバ タイル上の最大 144 個の全二重トランシーバ チャネル チップ間 チップ モジュール間における最大 30 Gbps のトランシーバ データ レートとバックプレーン性能 フラクショナル合成および超低ジッタ LC タンク ベースの送信 PLL(Phase Locked Loops) ハード PCI Express Gen3 x 16 個の IP(Intellectual Property) ブロック 各トランシーバ チャネル内の Hard 10GBASE-KR/40GBASE-KR4 順方向誤り訂正 (FEC) 各ピンごとの最大 2666 MBps の DDR4 レートをサポートするハード メモリ コントローラおよび PHY 80 GFLOPS/W の電力効率を持つ 最大 10 TFLOPS のスループットのハード固定および IEEE 754 準拠のハード浮動小数点デジタル信号処理 (DSP) ブロック SoC ファミリ バリアントには最大 1.5 GHz のクアッドコア 64 ビット ARM Cortex-A53 プロセッサを搭載 柔軟かつ低消費電力な低スキュー クロック ツリーが生成可能なプログラマブル クロック ツリー シンセシス All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

2 2 Stratix10 デバイス ファミリのバリアント 専用のセキュア デバイス マネージャ (SDM) は以下を提供します 強化されたデバイス コンフィギュレーションとセキュリティ セクターベースの認証と暗号化 AES-256 SHA-256/384 および ECDSA-256/384 暗号化 / 複合化アクセラレータと認証 多要素認証 PUF(Physically Unclonable Function) サービスおよびプログラマブル デバイス コンフィギュレーション機能 前世代の高性能 FPGA に比べ最大 70% の消費電力削減を達成する包括的で高度な省電力機能 互換性のあるフットプリントを持つ一部のデバイスでは Arria 10 FPGA と Stratix 10 FPGA 間のマイグレーションでパッケージが利用可能 ASIC やプロトタイピングをはじめとするアプリケーションをサポートする非破壊レジスタ ステート リードバックとライトバック これらの機能が搭載された Stratix 10 FPGA & SoC は 以下のような多様な市場のなかでも最も要求の厳しいアプリケーションへの使用に適しています コンピュータ & ストレージ カスタム サーバー クラウド コンピューティング およびデータ センタ アクセラレーション ネットワーキング テラビット 400G およびマルチ 100G ブリッジング アグリゲーション パケット処理 およびトラフィック オプティカル トランスポート ネットワーク OTU4 2xOTU4 4xOTU4 ブロードキャスト ハイエンド スタジオ ディストリビューション ヘッドエンド エンコーディング / ディコーディング エッジ QAM ミリタリー レーダー 電子戦 セキュアな通信 医療機器 診断スキャナー 診断イメージング テスト & 計測機器 プロトコルおよびアプリケーション テスタ ワイヤレス 次世代 5G ネットワーク ASIC プロトタイピング 最大 I/O 数を持つ最高集積度のモノリシック FPGA ファブリックを要求するデザイン Stratix10 デバイス ファミリのバリアント Stratix 10 デバイスでは FPGA (GX と GT) と SoC(SX) のバリアントが利用可能です Stratix 10 GX デバイスは 最大 1 GHz コア ファブリック パフォーマンスを実現し モノリシック ファブリックに最大 5.5M LE を搭載しています さらに 各トランシーバ タイルは最大 144 個の汎用トランシーバ そして 2666 Mbps DDR4 外部メモリ インタフェース性能を備えています 搭載されたトランシーバは 最大 30 Gbps のショート リーチおよびバックプレーン機能をサポートします 業界最先端のインテル 14 nm トライゲート プロセス テクノロジで製造される Stratix 10 GX デバイスは 非常に高いトランシーバ帯域幅およびコア ファブリック パフォーマンスを必要とする FPGA アプリケーション向けに最適化されています Stratix 10 SX デバイスは Stratix 10 GX デバイスの全機能に加え 64 ビット クアッドコア ARM Cortex-A53 プロセッサをハード プロセッサ システムに搭載しています Stratix 10 GT デバイスは 次世代規格の帯域幅とパフォーマンスを必要とする最も要求の厳しいアプリケーション向けに 最大 56 Gbps のデータ レートをサポートするトランシーバを内蔵しています

3 Stratix 10 FPGA & SoC のイノベーション 3 すべての Stratix 10 ファミリ バリアントに共通する点は インタコネクト配線の全体およびすべての機能ブロックの出力に満遍なく Hyper-Register と呼ばれる追加のレジスタが配置された革新的な HyperFlex コア アーキテクチャを搭載した高性能ファブリックであるという点です また コア ファブリックにはアルテラの ALM(adaptive logic module) を活用するエンハンスト ロジック アレイおよび以下に述べる豊富な高性能ビルディング ブロックが含まれています 20Kbit(M20K) 内部メモリ ブロック IEEE 754 に準拠したハード浮動小数点の可変精度 DSP ブロック フラクショナル合成 PLL とインテジャー PLL 外部メモリ インタフェース向け PHY とハード メモリ コントローラ 汎用 IO セル このようなビルディング ブロックのクロッキングには Stratix 10 デバイスはプログラマブル クロック ツリー シンセシスを使用しますが これにはアプリケーションに必要なクロック ツリーのブランチのみを合成する専用クロック ツリー配線が使用されます すべての Stratix 10 デバイスはロジック アレイのインシステム きめ細かいパーシャル リコンフィギュレーションをサポートしているので 動作中にシステムにロジックを追加したり あるいはシステムからロジックを削除することが可能です すべてのデバイス ファミリ バリアントには高速シリアル トランシーバが搭載されており フィジカル メディア アタッチメント (PMA) とフィジカル コーディング サブレイヤ (PCS) の両方が含まれています これらは様々な業界標準規格や独自のプロトコルの実装に使用することができます Stratix 10 デバイスにはハード PCS 以外にも x1/x2/x4/x8/x16 レーン コンフィギュレーションで Gen1/Gen2/Gen3 レートをサポートする PCI Express ハード IP のインスタンスを複数有しており この他にも各トランシーバにハード 10GBASE-KR/40GBASE-KR4 FEC を備えています ハード PCS FEC および PCI Express IP を使用することで貴重なコア ロジック リソースが確保され 消費電力も削減できるため生産性が向上します Stratix 10 FPGA & SoC のイノベーション Stratix 10 FPGA & SoC は前世代の高性能 Stratix V FPGA と比べ大きく改善された点が多くあります 表 1: Stratix V デバイスとの比較で見る Stratix 10 デバイスの主要な機能 プロセス テクノロジ 機能 Stratix V FPGA Stratix 10 FPGA & SoC 28-nm TSMC( プレーナ型トランジスタ ) 14 nm Intel トライゲート (FinFET) ハード プロセッサ コア 無 クアッドコア 64 ビット ARM Cortex- A53 コア アーキテクチャ 従来型のインタコネクトを持つコア アーキテクチャ コア性能 500 MHz 1 GHz 消費電力 1x 最低 0.3x ロジック集積度 952 KLE( モノリシック ) Hyper-Register をインタコネクトに持つ HyperFlex コア アーキテクチャ 5,500 KLE( モノリシック )

4 4 Stratix 10 FPGA & SoC のイノベーション 機能 Stratix V FPGA Stratix 10 FPGA & SoC エンベデッド メモリ (M20K) 52 M ビット 18x19 マルチプライヤ 3,926 浮動小数点 DSP 機能 注 : Stratix V デバイスにおけるマルチプライヤは 18x18 です 最大 1 TFLOP ソフト浮動小数点加算器と乗算器を必要とします 229 M ビット 11,520 最大トランシーバ数 最大トランシーバ データ レート ( チップ間 ) 最大トランシーバ データ レート ( バックプレーン ) Gbps 30 Gbps 12.5 Gbps 30 Gbps 最大 10 TFLOPS ハード IEEE 754 準拠の単精度浮動小数点加算器と乗算器を必要とします ハード メモリ コントローラなし 1333 MHz/2666 Mbps 1067 MHz/2133 Mbps ハード プロトコル IP コア クロッキングおよび PLL レジスタ ステート リードバックおよびライトバック ファミリをまたぐピン マイグレーション PCIe Gen3 x8( 最大 4 インスタンス ) フラクショナル シンセシス fpll によってサポートされるグローバル クロック クワドラント クロック およびリージョナル クロック 無 無 PCIe Gen3 x16( 最大 6 インスタンス ) 10GBASE-KR/40GBASE-KR4 FEC フラクショナル シンセシス fpll およびインテジャー IO PLL によってサポートされるプログラマブル クロック ツリー シンセシス ASIC やプロトタイピングをはじめとするアプリケーションをサポートする非破壊レジスタ ステート リードバックとライトバック Arria 10 FPGA と Stratix 10 FPGA において互換性のあるフットプリントを持つ一部のデバイスでは パッケージが利用可能 上記のイノベーションは以下の点を改善します

5 FPGA & SoC 機能の概要 5 コア ロジック パフォーマンスの向上 : インテルの 14 nm トライゲート テクノロジによる HyperFlex コア アーキテクチャを実装することで Stratix 10 デバイスは前世代のデバイスと比較し 2 倍のコア性能を達成します 消費電力の低減 : インテルの 14 nm トライゲート テクノロジを利用した HyperFlex コア アーキテクチャとオプションの省電力機能がアーキテクチャに組み込まれており Stratix 10 デバイスは前世代のデバイスと比較して消費電力を最大 70% 削減します 高集積度 :Stratix 10 デバイスはモノリシック ファブリックに最大 5,500 K のロジック エレメント (LE) 229 M ビット以上のエンベデッド メモリ ブロック (M20K) 11,520 個の 18x19 乗算器を搭載しており 5 倍以上の高集積度を提供します エンベデッド プロセッシング :Stratix 10 SoC には電力効率に最適化されたクアッド コア 64 ビット ARM Cortex-A53 プロセッサと前世代のアルテラ SoC に準拠したソフトウェアを搭載しています トランシーバ パフォーマンスの向上 : ヘテロジニアス 3D SiP トランシーバ タイルには最大 144 個のトランシーバ チャネルが実装されており Stratix 10 デバイスはチップ間で最大 30 Gbps のデータ レートをサポートし 30 db を超えるシステム ロスのイコライゼーションが可能な信号調整回路を持つバックプレーン間で 30 Gbps のデータ レートをサポートします DSP 性能の向上 :Stratix 10 デバイスの可変精度 DSP ブロックはハード化されており 最大で 10 TFLOPS IEEE 754 単精度浮動小数点の性能を達成します より多くのハード IP が利用可能 :Stratix 10 デバイスには 48 個の汎用 IO を持つ各バンクに含まれるハード メモリ コントローラ 各トランシーバ タイル内のハード PCIe Gen3 x16 フル プロトコル スタック 各トランシーバ チャネル内のハード 10GBASE-KR/40GBASE- KR4 FEC など 前世代のデバイスに比べさらに多くのハード IP ブロックが含まれています 強化されたコア クロッキング :Stratix 10 はプログラマブル クロック ツリー シンセシスを装備しています このクロック ツリーは必要な場合にのみ合成可能なため 柔軟性が向上し クロック ソリューションにおける消費電力を削減することができます コア PLL の追加 :Stratix 10 デバイスのコア ファブリックは インテジャー IO PLL とフラクショナル シンセシス fpll の両方でサポートされているため 前世代のデバイスよりもさらに多くの PLL が利用可能です FPGA & SoC 機能の概要 表 2: Stratix 10 FPGA & SoC に共通するデバイス機能 機能 説明 テクノロジ 14 nm インテル トライゲート (FinFET) プロセス テクノロジ SmartVoltage ID 制御のスタンダード V CC オプション 0.8 V と 0.85 V のオプション V CC コア電圧

6 6 FPGA & SoC 機能の概要 機能 低消費電力シリアル トランシーバ 説明 合計で 144 個のトランシーバが使用可能 Stratix 10 GX/SX デバイスでの連続動作範囲は 611 Mbps~30 Gbps Stratix 10 GX/SX デバイスでのバックプレーン サポートは最大 30 Gbps オーバーサンプリングを用いて最小レンジを 125 Mbps まで拡張可能 ユーザーによるコンフィギュレーション可能なフラクショナル合成機能を備えた ATX 送信 PLL XFP SFP+ QSFP/QSFP28 CFP/CFP2/CFP4 の光モジュール サポート アダプティブ リニアとデジション イコライゼーション 送信プリエンファシスとディエンファシス 個々のトランシーバ チャネルのダイナミック パーシャル リコンフィギュレーション オン チップ計測 (EyeQ 非侵入型データ アイ モニタリング ) 汎用 I/O 合計 1640 個の GPIO が使用可能 1.6 Gbps LVDS すべてのペアを入力もしくは出力としてコンフィギュレーション可能 1333 MHz/2666 MBps DDR4 外部メモリ インタフェース 1067 MHz/2133 MBps DDR3 外部メモリ インタフェース 1.2 V~3.0 V のシングル エンド LVCMOS/LVTTL インタフェース オンチップ終端 (OCT) エンベッデッドハード IP トランシーバ ハード IP 消費電力マネジメント PCIe Gen1/Gen2/Gen3 コンプリート プロトコル スタック x1/x2/x4/ x8/x16 エンド ポイントおよびルート ポート DDR4/DDR3/LPDDR3 ハード メモリ コントローラ ( ソフト メモリ コントローラを使用する RLDRAM3/QDR II+/QDR IV) 各デバイス内には複数のハード IP インスタンスが利用可能 10GBASE-KR と 40GBASE-KR4 の順方向誤り訂正 (FEC) 10G イーサネット PCS PCI Express(PIPE) インタフェース Interlaken PCS ギガビット イーサネット PCS CPRI(Common Public Radio Interface)PCS 用の確定的レイテンシ サポート GPON( ギガビット受動光ネットワーク )PCS 用の高速ロック タイム サポート 8B/10B 64B/66B 64B/67B のエンコーダとデコーダ 独自規格のプロトコル用のカスタム モード サポート SmartVoltage ID 制御のスタンダード V CC オプション 低スタティック消費電力デバイス オプション Quartus II に統合された PowerPlay power analysis

7 FPGA & SoC 機能の概要 7 機能 説明 高性能モノリシック コア ファブリック インタコネクト配線の全体およびすべての機能ブロックの出力に満遍なく Hyper-Register が配置された HyperFlex コア アーキテクチャを搭載 モノリシック ファブリックにより コンパイル時間を短縮し ロジック使用率を向上 強化されたアダプティブ ロジック モジュール (ALM) マルチトラック配線アーキテクチャの改善により 配線の輻輳を低減し コンパイル時間を短縮 プログラマブル クロック ツリー シンセシスを持つ階層コア クロッキング アーキテクチャ きめ細かなパーシャル リコンフィギュレーション 内部メモリ ブロック M20K 20-Kbit のハード ECC サポート MLAB 640-bit の分散 LUTRAM 可変精度 DSP ブロック PLL(Phase-Locked Loop) コア クロック ネットワーク IEEE 754 準拠ハード単精度浮動小数点機能 18x19 から 54x54 の範囲の精度を持つ信号処理をサポート ネイティブの 27x27 および 18x19 乗算モード シストリック FIR 用の 64 ビット アキュムレータおよびカスケード接続 内部係数メモリ バンク プリ加算器 / 減算器により効率を向上 パイプライン レジスタの増設により性能を向上し 消費電力を低減 フラクショナルとインテジャーの両方のモードをサポートするフラクショナル シンセシス PLL(fPLL) third-order delta-sigma 変調を持つフラクショナル モード 精度周波数合成 汎用 I/O に隣接するインテジャー PLL サポート外部メモリ LVDS インタフェース クロック遅延補償 ゼロ遅延バッファ 1 GHz ファブリック クロッキング 667 MHz 外部メモリ インタフェース クロッキング 2666 Mbps DDR4 インタフェースをサポート 800 MHz LCDS インタフェース クロッキング 1600 Mbps LVDS インタフェースをサポート プログラマブル クロック ツリー シンセシス グローバル リージョナル およびペリフェラル クロック ネットワークとの後方互換性あり 必要な場合においてのみクロッキングを実行 ダイナミック電力を最小化

8 8 FPGA & SoC 機能の概要 機能 コンフィギュレーション 説明 専用のセキュア デバイス マネージャ ソフトウェア プログラマブル デバイス コンフィギュレーション シリルおよびパラレル フラッシュ インタフェース PCI Express Gen1/Gen2/Gen3 を使用する CvP(Configuration via Protocol) コア ファブリックのきめ細かなパーシャル リコンフィギュレーション トランシーバと PLL のダイナミック リコンフィギュレーション AES-256 SHA-256/384 および ECDSA-256/384 アクセラレータと多要素認証を含む包括的なセキュリティ機能 セクターベースの認証と暗号化 PUF(Physically Unclonable Function) サービス パッケージング インテルエンベデッド マルチダイ インタコネクト ブリッジ (EMIB) パッケージング テクノロジ 同一のパッケージ フットプリントを持つ複数のデバイスでは 集積度の異なるデバイス間でのシームレスなマイグレーションが可能 Arria 10 FPGA に準拠するフットプリントのパッケージが利用可能 ボール間隔 1.0 mm の FBGA パッケージ リード有とリード無のパッケージが選択可能 ソフトウェアとツール 全く新しい Spectra-Q および Hyper-Aware デザイン フローを備えた Quartus II デザイン スイート HyperFlex アーキテクチャの性能を限界まで引き出す Fast Forwad コンパイラ トランシーバ ツールキット Qsys システム統合ツール DSP Builder アドバンスト ブロックセット OpenCL サポート SoC エンベデッド デザイン スイート (EDS)

9 FPGA & SoC 機能の概要 9 表 3: Stratix 10 SoC 限定のデバイス機能 SoC Subsystem 機能 中央処理装置 (CPU) コア 説明 ARM CoreSight デバッグおよびトレース テクノロジを備えたクアッドコア ARM Cortex-A53 MPCore プロセッサ ハード プロセッサ システム コプロセッサ ベクタ浮動小数点ユニット (VFPU) 単精度および倍精度 各プロセッサに ARM NEON メディア プロセッシング エンジンを装備 システム メモリ マネージメント ユニット (SMMU) キャッシュ コヒーレンシ ユニット (CCU) レイヤ 1 キャッシュ 32 KB L1 命令キャッシュ 32 KB L1 ECC 付きデータ キャッシュ レイヤ 2 キャッシュ 1 MB の共有 L2 キャッシュ オンチップ メモリ 256KB オンチップ RAM 64KB オンチップ ROM ダイレクト メモリ アクセス (DMA) コントローラ イーサネット メディア アクセス コントローラ (EMAC) USB On-The-Go(OTG) コントローラ 8 チャネル DMA 統合された DMA を備えた 3 つの 10/100/1000 EMAC 統合された DMA を備えた 2 つの USB OTG UART コントローラ 2 つの 互換 UART コントローラ SPI(Serial Peripheral Interface) コントローラ 4 つの SPI 2 C コントローラが 1 個 5 つの I 2 C コントローラ QSPI フラッシュ コントローラ SD/SDIO/MMC コントローラ NAND フラッシュ コントローラ フラッシュ サポートのある SIO DIO QIO SPI が 1 個 DMA と CE-ATA サポートのある MMC 4.5 が 1 個 8 ビットと 16 ビット サポートのある ONFI 1.0 以降が 1 個 汎用 I/O (GPIO) 最大 62 個のソフトウェア プログラマブル GPIO タイマ 7 つの汎用タイマ 4 つのウォッチドッグ タイマ セキュリティ セキュア ブート Advanced Encryption Standard(AES) と認証 (SHA/ECDSA)

10 10 Stratix 10 のブロック図 SoC Subsystem 外部メモリ インタフェース 機能 外部メモリ インタフェース 説明 DDR4 と DDR3 を備えたハード メモリ コントローラ Stratix 10 のブロック図 図 1: Stratix 10 FPGA & SoC アーキテクチャのブロック図 Package Substrate Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) PCIe Gen3 Hard IP PCIe Gen3 Hard IP PCIe Gen3 Hard IP EMIB EMIB EMIB Variable-Precision, Hard Floating-Point DSP Blocks M20K Embedded Memory Blocks Hard Memory Controllers, I/O PLLs General-Purpose I/O Cells, LVDS HPS HyperFlex Core Logic Fabric Variable-Precision, Hard Floating-Point DSP Blocks M20K Embedded Memory Blocks HyperFlex Core Logic Fabric SDM Hard Memory Controllers, I/O PLLs General-Purpose I/O Cells, LVDS Variable-Precision, Hard Floating-Point DSP Blocks M20K Embedded Memory Blocks EMIB EMIB EMIB PCIe Gen3 Hard IP PCIe Gen3 Hard IP PCIe Gen3 Hard IP Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) HPS: Quad ARM Cortex-A53 Hard Processor System SDM: Secure Device Manager EMIB: Embedded Multi-Die Interconnect Bridge Stratix 10 FPGA & SoC のファミリ プラン (1) 27x27 乗算器の個数は 18x19 乗算器の半分です

11 Stratix 10 FPGA & SoC のファミリ プラン 11 表 4: Stratix 10 GX/SX SFPGA & SoC のファミリ プラン FPGA コアインタコネクト PLL ハード IP Stratix 10 GX/SX デバイス名 ロジック エレメント (KLE) M20K ブロック M20K M ビット MLAB カウント MLAB M ビット 18x19 乗算器 最大 GPIO 最大 XCVR fpll I/O PLL PCIe HIP GX 500/ SX 500 GX 650/ SX 650 GX 850/ SX 850 GX 1100/ SX 1100 GX 1650/ SX 1650 GX 2100/ SX 2100 GX 2500/ SX 2500 GX 2800/ SX 2800 GX 4500/ SX 4500 GX 5500/ SX , , , , , , , , , , , , , , , , , , , , ,022 1, , , ,520 1, , , ,960 1, , , ,960 1, (2) すべてのパッケージは 1.0 mm ピッチのボール グリッド アレイです (3) 高電圧 I/O ピンは 3V と 2.5 V のインタフェースに使用されます (4) それぞれの LVDS ペアは差動入力か差動出力のどちらかにコンフィギュレーション可能です

12 12 Stratix 10 FPGA & SoC のファミリ プラン 表 5: Stratix 10 GX/SX SFPGA & SoC のファミリ プラン パート 1 セルの説明 : 汎用 I/O 高電圧 I/O LVDS ペア トランシーバ Stratix 10 GX/ SX デバイス名 F1152 HF35 (35x35 mm 2 ) F1760 HF43/NF43 F2112 NF48 F2112 SF48 F2112 UF48 (42.5x42.5 mm 2 ) (47.5x47.5 mm 2 ) (47.5x47.5 mm 2 ) (47.5x47.5 mm 2 ) GX 500/ SX 500 GX 650/ SX 650 GX 850/ SX 850 GX 1100/ SX 1100 GX 1650/ SX 1650 GX 2100/ SX 2100 GX 2500/ SX 2500 GX 2800/ SX GX 4500/ SX 4500 GX 5500/ SX 5500 (5) 高電圧 I/O ピンと LVDS ペアは汎用 I/O カウント数に含まれます トランシーバはこれとは別にカウントされます (6) 各パッケージのカラムは カラム内のすべてのデバイスに向けてピン マイグレーション ( 一般的な回路のボード フットプリント ) を提供しています (7) Stratix 10 GX デバイスは 同じパッケージ内で Stratix 10 SX デバイスとのピン マイグレーション が可能です

13 Arria 10 および Stratix 10 デバイス間の移行 13 表 6: Stratix 10 GX/SX SFPGA & SoC のファミリ プラン パート 2 セルの説明 : 汎用 I/O 高電圧 I/O LVDS ペア トランシーバ Stratix 10 GX/ SX デバイス名 GX 500/ SX 500 GX 650/ SX 650 GX 850/ SX 850 GX 1100/ SX 1100 F2112 SF48 (47.5x47.5 mm 2 ) F2397 FF50 (50x50 mm 2 ) F2397 UF50 (50x50 mm 2 ) F2597 YF53 (52.5x52.5 mm 2 ) F2912 FF55 (55x55 mm 2 ) GX 1650/ SX 1650 GX 2100/ SX 2100 GX 2500/ SX 2500 GX 2800/ SX 2800 GX 4500/ SX 4500 GX 5500/ SX Arria 10 および Stratix 10 デバイス間の移行 現段階では Arria 10 デバイスで開発を開始し 将来 Stratix 10 デバイスに容易に移行することが可能です これは いくつかの Arria 10 と Stratix 10 パッケージでフットプリントに互換性があるためです 2 つのデバイス ファミリ間で移行が可能であるかどうかの詳細については アルテラまでお問い合わせください

14 14 HyperFlex のコア アーキテクチャ HyperFlex のコア アーキテクチャ Stratix 10 FPGA の SoC は 新しい HyperFlex コア アーキテクチャを備えたモノリシック コア ファブリックを搭載しています HyperFlex コア アーキテクチャは 前世代の高性能 FPGA に比べて 2 倍のコア性能の向上と最大 70% の消費電力削減を実現します このパフォーマンスのブレイクスルーに加え HyperFlex コア アーキテクチャは多くのアドバンテージをもたらします スループットの向上 2 倍のコア性能を活用することでスループットのブレイクスルーをもたらします 電力効率の改善 HyperFlex によって小型化された IP サイズを使用することで 以前であれば複数のデバイスにまたがっていたデザインを 1 つのデバイスに統合し 前世代のデバイスに比べ最大 70% 電力を削減します デザイン機能強化 高速化されたクロック周波数により バス幅と IP サイズを縮小し FPGA リソースをさらに解放し より優れた機能が追加可能です 設計者の生産性向上 Hyper-Aware デザイン ツールを使用して 配線密集とデザインのイタレーションを減少し タイミング クロージャをより迅速にするタイミング マージンを拡大します アダプティブ ロジック モジュール (ALM) に見られる従来型のユーザー ロジックに加え HyperFlex コア アーキテクチャは FPGA ファブリック全域にわたってバイパス可能なレジスタが埋め込まれています Hyper-Register と呼ばれるこの追加レジスタは すべてのインタコネクト配線セグメントと すべてのファンクション ブロックの入力で使用できます 図 2: バイパス可能な Hyper-Register Conventional Routing Multiplexer Stratix 10 HyperFlex Routing Multiplexer (with Hyper-Register) Interconnect Interconnect CRAM Config CRAM Config clk CRAM Config Hyper-Register は 2 倍のコア性能を達成するために以下の主要なデザイン テクニックをイネーブルします クリティカル パスを解消するきめ細かい Hyper-Retiming 配線遅延を解消するゼロ レイテンシの Hyper-Pipelining クラス最高の性能を実現する柔軟な Hyper-Optimization これらの手法をデザインで使用すると Hyper-Aware デザイン ツールは Hyper-Register を自動的に使用して 最大のコア クロック周波数を実現します

15 ヘテロジニアス 3D SiP トランシーバ タイル 15 図 3: HyperFlex のコア アーキテクチャ ALM ALM ALM ALM ALM ALM ALM ALM ALM New Hyper-Registers throughout the core fabric ヘテロジニアス 3D SiP トランシーバ タイル Stratix 10 FPGA & SoC は 高電力効率で高帯域幅かつ低レイテンシのトランシーバを備えています これらトランシーバはヘテロジニアス 3D System-in-Package(SiP) に実装されており それぞれ 24 全二重トランシーバ チャネルを含んでいます 今日の接続ニーズを満たすために高性能なトランシーバ ソリューションを提供するだけでなく データ レート 変調方式 プロトコル IP の進化に対応するような次世代規格への柔軟性および拡張性を備えています

16 16 ヘテロジニアス 3D SiP トランシーバ タイル 図 4: モノリシック コア ファブリックおよびヘテロジニアス 3D SiP トランシーバ タイル Package Substrate Transceiver Tile (24 Channels) EMIB EMIB Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) EMIB EMIB Transceiver Tile (24 Channels) Transceiver Tile (24 Channels) EMIB Core Fabric EMIB Transceiver Tile (24 Channels) 各トランシーバ タイルには以下が含まれます 24 個の全二重トランシーバ チャネル (PMA および PCS) リファレンス クロック分配ネットワーク 送信用 PLL 高速クロッキングおよびボンディング ネットワーク 1 つの PCI Express ハード IP のインスタンス 図 5: ヘテロジニアス 3D SiP トランシーバ タイル アーキテクチャ EMIB EMIB EMIB PCIe Gen3 Hard IP Transceiver Tile (24 Channels) PCIe Gen3 Hard IP Transceiver Tile (24 Channels) PCIe Gen3 Hard IP Transceiver Tile (24 Channels) Transceiver Bonding Transceiver Bank (6 Channels) Transceiver PLLs, RX, and TX CLocks PCIe Gen3 x16 Hard IP Transceiver Bank (6 Channels) Transceiver Bank (6 Channels) Transceiver Bank (6 Channels) Transceiver Reference Clocks

17 Stratix 10 トランシーバ 17 Stratix 10 トランシーバ Stratix 10 デバイスは 最大 144 個の全二重トランシーバ チャネルを搭載しています このようなチャネルはチップ間 チップ モジュール間 およびバックプレーン アプリケーションに対し 125 MBps から 30 Gbps の連続データ レートを提供します 各デバイスでは 100G インタフェースおよび C フォーム ファクタ プラガブル CFP2/CFP4 光モジュールをドライブするために 2/3 のトランシーバを最大 30 Gbps データ レートまでコンフィギュレーションすることが可能です 長距離バックプレーン ドライビング アプリケーションの場合 30 db を超えるシステム ロスのイコライゼーションにはアドバンスト アダプティブ イコライゼーションが使用されます これにより バックプレーン間での 30 Gbps を超えるデータ レートが可能となります すべてのトランシーバ チャネルは 専用のフィジカル メディア アタッチメント (PMA) とハード化されたフィジカル コーディング サブレイヤ (PCS) を備えています PMA は物理チャネルとの最初のインタフェース機能を提供します PCS は通常 データを FPGA コア ファブリックに転送する以前の段階で エンコード / デコードやワード アライメントをはじめとする前処理機能を処理します 各トランシーバ タイル内において トランシーバは 6 つの PMA-PCS にグループ化された 4 つのバンクに配置されています 高度にコンフィギュレーションが可能なクロック分配ネットワークを使用することで 各バンクおよび各タイル内で多くの種類の結合および非結合データ レート コンフィギュレーションが選択可能です PMA の機能 PMA チャネルはトランスミッタ (TX) レシーバ (RX) および高速クロッキング リソースで構成されています Stratix 10 TX に含まれる機能は 最大 30 Gbps のデータ レートでの非常に高度なシグナル インテグリティを提供します クロッキング オプションには オプショナル フラクショナル シンセシス機能を持つ超低ジッタ LC タンク ベースの (ATX) PLL クロック マルチプライヤ ユニット (CMUs) として機能するチャネル PLL フラクショナル シンセシス PLL(fPLL) が含まれます ATX PLL インテジャー モード あるいはオプションで新しく追加されたフラクショナル シンセシス モードでコンフィギュレーションが可能です 各 ATX PLL はサポートしているデータ レート範囲の最大周波数範囲にまで及ぶため 低ジッタの安定した柔軟性のあるクロック ソースを提供します CMU PLL トランシーバとして使用していない場合は トランシーバ バンク内で追加のマスタ クロック ソースを提供する CMU として動作するチャネル PLL として PMA チャネルをコンフィギュレーションすることが可能です fpll 更に 精度周波数合成機能を持つ専用 fpll も利用可能です fpll は 1 つのリファレンス クロック ソースから複数のクロック周波数を同期させ 複数のプロトコルおよび複数のレートを持つアプリケーションに対し複数のリファレンス オシレータを置き換えるために使用することが可能です レシーバ側では 各 PMA にクロック データ リカバリのアナログ トラッキングを可能にする独立したチャネル PLL が含まれます また 各 PMA は広範囲の周波数スペクトルにおいてトランスミッション ロスを補償するアドバンスト イコライゼーション回路も備えています

18 18 PMA の機能 可変ゲイン アンプ (VGA) レシーバのダイナミック レンジを最適化します 連続時間リニア イコライザ (CTLE) 最も低い消費電力でチャネル ロスを補償します デシジョン イコライザ (DFE) クロストークや反射がある状態でもバックプレーン上に追加のイコライゼーション機能を提供します オン ダイ インスツルメンテーション (ODI) オンチップ アイ モニタ機能 (EyeQ) を提供します この機能は ボード立ち上げ中のリンク イコライゼーション パラメータの最適化に役立ち インシステム リンク診断およびイコライゼーション マージン テストをサポートします 図 6: Stratix 10 レシーバ ブロックの機能 CTLE VGA CDR Deserializer DFE EyeQ Adaptive Parametric Tuning Engine すべてのリンク イコライゼーション パラメータは 新しいアルテラ デジタル アダプティブ パラメトリック チューニング (ADAPT) 回路を使用する自動調整機能を備えています この回路は 動的な DFE タップ ウエイトの設定 CTLE パラメータの調整 VGA ゲインとスレッショルド電圧の最適化に使用します この度新しくハード化された高精度シグナル インテグリティ キャリブレーション エンジン (PreSICE) を使用して パワーアップ時にすべてのトランシーバ回路ブロックを自動的にキャリブレーションすることで最適でかつ一定したシグナル インテグリティが確実なものとなります これにより ほとんどのリンク マージンにおいて強固で安定したエラーのない動作が保証されます 表 7: Stratix 10 トランシーバ PMA の機能 機能 チップ間のデータ レート バックプレーン サポート 光モジュール サポート ケーブル駆動サポート 性能 125 Mbps~30 Gbps(Stratix 10 GX/SX デバイス ) 10GBASE-KR 準拠を含め 最大 30 Gbps のデータ レートでバックプレーンを駆動 SFP+/SFP XFP CXP QSFP/QSFP28 CFP/CFP2/CFP4 SFP+ Direct Attach PCI Express over cable esata

19 PCS の機能 19 機能 送信プリエンファシス 連続時間リニア イコライザ (CTLE) デジション イコライザ (DFE) 性能 システム チャネルの損失を補償する 5 タップ送信プリエンファシスおよびディエンファシス デュアル モード 高いゲインと高いデータ レート システム チャネルの損失を補償するリニア受信イコライゼーション クロストークが存在し ノイズの多い環境下でのバックプレーン チャネルの損失をイコライズする 15 個の固定タップ DFE アルテラ デジタル アダプティブ パラメトリック チューニング (ADAPT) 高精度シグナル インテグリティ キャリブレーション エンジン (PreSICE) ユーザー ロジックから介入することなく最適なリンク マージンを提供する CTLE DFE VGA ブロックを含む全てのリンク イコライゼーション パラメータを自動的に調整するフル デジタル アダプティブ エンジン 電源投入時にすべてのトランシーバのキャリブレーション パラメータを迅速に補正し最適なシグナル インテグリティとジッタ パフォーマンスを提供する ハード化されたキャリブレーション コントローラ ATX 送信 PLL フラクショナル PLL デジタル アシスト アナログ CDR 標準プロトコルや独自開発プロトコルといったを広範囲をカバーする連続したチューニング範囲を備えた低ジッタ ATX( インダクタ コンデンサ )PLL オンボード水晶発振器を代替し システム コストを削減するオンチップ フラクショナル周波数シンセサイザ 優れたジッタ耐性と高速ロック時間 オン ダイ計測用 EyeQ およびジッタ マージン ツール 非侵入型高解像度アイ モニタリング (EyeQ) を用いた ボード立ち上げ デバッグと診断の簡素化 また トランスミッタからジッタを注入し システムのリンク マージンのテストを実行 ダイナミック パーシトランシーバの柔軟性を高めるために 各トランシーバ チャネルのャル リコンフィギュ Avalon メモリ マップド インタフェースを個別にコントロールするこレーション (DPRIO) とが可能 PCS-PMA と PCS- PLD の多様なインタフェース幅 デシリアライゼーション幅 エンコーディング およびレイテンシ削減を柔軟にする 8 ビット 10 ビット 16 ビット 20 ビット 32 ビット 40 ビット または 64 ビットのインタフェース幅 PCS の機能 Stratix 10 の PMA チャネルは コンフィギュレーションとバイバスが可能な PCS インタフェース レイヤを介し コア ロジックとインタフェースします

20 20 PCS の機能 PCS には PMA と PCS インタフェース幅をデカップルするギアボックスが複数実装されており 各トランシーバとコア ロジック間で および 64 ビット幅を持つ様々なアプリケーションが実装できる柔軟性をもたらします PCS にはまた 広範囲のデータ レートおよびエンコーディング方式を持つ様々な標準プロトコルや独自開発プロトコルをサポートするハード IP を備えています Standard PCS モードは 最大 12.5 Gpbs までの 8B/10B でエンコードされたアプリケーションをサポートします Enhanced PCS モードは 最大 17.4 Gbps までの 64B/66B および 64B/67B でエンコードされたアプリケーションをサポートします Enhanced PCS モードには統合された 10GBASE-KR/40GBASE-KR4 順方向誤り訂正 (FEC) 回路が 1 つ内蔵されています 高度にカスタマイズされた実装であれば PCS Direct モードを使用することで 最大 30 Gbps までのデータ レートをサポートし カスタム エンコーディングを可能にする最大 64 ビット幅のインタフェースを提供することが可能です 表 8: Stratix 10 トランシーバ PCS の機能 PCS プロトコル サポート データ レート (Gbps) トランスミッタ データ パス レシーバ データ パス Standard PCS 0.125~12.5 位相補償 FIFO バイト シリアライザ 8B/10B エンコーダ ビット スリッパ チャネル ボンディング レート マッチ FIFO ワード アライナ 8B/10B デコーダ バイト デシリアライザ バイト オーダリング PCI Express Gen1/Gen2 x1 x2 x4 x8 x PIPE 2.0 インタフェースからコアを持つ Standard PCS と同じ PIPE 2.0 インタフェースからコアを持つ Standard PCS と同じ PCI Express Gen3 x1 x2 x4 x8 8.0 位相補償 FIFO バイト シリアライザ エンコーダ スクランブラ ビット スリッパ ギア ボックス チャネル ボンディング PIPE 3.0 インタフェースからコア 自動速度ネゴシエーション レート マッチ FIFO (0~600 ppm モード ) ワード アライナ デコーダ デスクランブラ 位相補償 FIFO ブロック同期 バイト デシリアライザ バイト オーダリング PIPE 3.0 インタフェースからコア 自動速度ネゴシエーション CPRI ~9.8 確定的レイテンシ シリアライゼ ーションのある Standard PCS と 同じ 確定的レイテンシ デシリアライゼーションのある Standard PCS と同じ Enhanced PCS 2.5~17.4 FIFO チャネル ボンディング FIFO ブロック同期 ビット ビット スリッパ ギア ボックスリッパ ギア ボックスス 10GBASE-R FIFO 64B/66B エンコーダ スク ランブラ FEC ギア ボックス FIFO 64B/66B デコーダ デスクランブラ ブロック同期 FEC ギア ボックス

21 PCI Express Gen1/Gen2/Gen3 ハード IP 21 PCS プロトコル サポート データ レート (Gbps) トランスミッタ データ パス レシーバ データ パス Interlaken 4.9~17.4 FIFO チャネル ボンディング フレーム ジェネレータ CRC- 32 ジェネレータ スクランブラ ディスパリティ ジェネレータ ビット スリッパ ギア ボックス FIFO CRC-32 チェッカ フレーム同期 デスクランブラ ディスパリティ チェッカ ブロック同期 ギア ボックス SFI-S または SFI FIFO チャネル ボンディング FIFO ビット スリッパ ギビット スリッパ ギア ボックア ボックスス IEEE ~ FIFO ( 固定レイテンシ ) 64B/66B エンコーダ スクランブラ ギ ア ボックス FIFO ( 固定レイテンシ ) 64B/ 66B デコーダ デスクランブラ ブロック同期 ギア ボックス SDI 最大 11.9 FIFO ギア ボックス FIFO ビット スリッパ ギ ア ボックス GigE 1.25 GigE ステート マシンのある Standard PCS と同じ GigE ステート マシンのある Standard PCS と同じ PCS Direct 最大 30 Custom Custom PCI Express Gen1/Gen2/Gen3 ハード IP Stratix 10 デバイスには パフォーマンス 使いやすさ より充実した機能性 設計者の生産性の向上を目的として PCI Express ハード IP が内蔵されています PCI Express ハード IP は PHY Data Link そしてトランザクション レイヤで構成されています さらに x1/x2/x4/x8/x16 レーン コンフィギュレーションでは PCI Express Gen1/Gen2/Gen3 エンド ポイントとルート ポートをサポートします PCI Express ハード IP は コア ロジックから独立して動作することができます (Autonomous モード ) この機能を使用すれば 他のデバイスがコンフィギュレーションされている段階でも PCI Express リンクの起動およびリンク トレーニングを 100 ms 以内で完了させることが可能です これら以外にもハード IP には シングル ルート I/O 仮想化 (SR-IOV) やオプションのプロトコル拡張といった新しい機能を容易にサポートできる機能が追加されています PCI Express ハード IP は エラーの検査と訂正 (ECC) を使用することで エンド ツー エンドのデータ パス保護を改善しています さらに ハード IP は Gen1/Gen2/Gen3 レートでの PCI Express バス間におけるプロトコルを介したデバイスのコンフィギュレーション (CvP) をもサポートしています

22 22 Interlaken PCS ハード IP Interlaken PCS ハード IP Stratix 10 には レーンあたり最大 17.4 Gbps のレートをサポートできる Interlaken PCS ハード IP が統合されています Interlaken PCS ハード IP は アルテラの前世代 FPGA 向けに開発された 実績のある PCS の機能性に基づいているため Interlaken ASSP ベンダとサードパーティ IP サプライヤとの相互運用性については既に実証されています Interlaken PCS ハード IP は Stratix 10 デバイスのすべてのトランシーバ チャネルに含まれています 10G Ethernet ハード IP Stratix 10 デバイスには IEEE Gbps Ethernet(10GbE) 準拠の 10GBASE-R PCS および PMA ハード IP が含まれています この拡張性を持つ 10GbE ハード IP は すべての 10GBASE-R PCS インスタンス化に対して 1 つの PLL を使用する一方で 複数の独立した 10GbE ポートをサポートします これは 1 つのコア ロジックとクロック ネットワークを節約することを意味します 統合されたシリアル トランシーバは 外部 XAUI-to-10G PHY を必要とする XAUI インタフェースに比べてマルチポート 10GbE を簡略化します 統合されたトランシーバはさらに 信号調整回路を取り込むため 標準 10G XFP および SFP+ プラガブル光モジュールに直接接続することが可能です この他にもトランシーバはバックプレーン Ethernet アプリケーションをサポートし 10G と 40G の両方のアプリケーションに使用できるハード 10GBASE-KR/40GBASE-KR4 順方向誤り訂正 (FEC) 回路を備えています 統合された 10G Ethernet ハード IP および 10G トランシーバにより 外部 PHY コスト ボード スペース およびシステム消費電力を節約することができます 10G Ethernet PCS ハード IP と 10GBASE-KR FEC は各トランシーバ チャネルに含まれています 外部メモリおよび汎用 I/O Stratix 10 デバイスは 最大 2666 Mbps で動作する 72 ビット幅の DDR4 メモリ インタフェースを最大 10 個装備できる十分な外部メモリ帯域幅を有しています このバンド帯域幅は 設計の容易さ 低消費電力 ハード化された高性能メモリ コントローラと併せて提供されています 外部メモリ インタエースは ハードあるいはソフト メモリ コントローラ使用時であれば 最大幅 144 ビットでコンフィギュレーションが可能です

23 外部メモリおよび汎用 I/O 23 図 7: ハード メモリ コントローラ Stratix 10 FPGA Core Fabric User Design AXI/Avalon IF Memory Controller PHY Interface Hard Nios II (Callibration/Control) Hard PHY CMD/ADDR I/O Interface DQS ECC 各 I/O バンクには 48 個の汎用 I/O そしてそれぞれに異なる性能を持つ多くのメモリ タイプをサポートできる高効率のメモリ コントローラが含まれています このハード メモリ コントローラもユーザー ロジック内で実装するソフト コントローラによってバイパスや置換が可能です 各 I/O には 以下のような重要なメモリ インタフェース機能が実行可能なハード化されたダブル データ レート (DDR) リード / ライト パス (PHY) が含まれます リード / ライト レベリング レイテンシを低減し マージンを改善する FIFO バッファリング タイミング キャリブレーション On-Chip 終端 タイミング キャリブレーションは アルテラの Nios II テクノロジに基づくハード マイクロコントローラにより補助されており 特に複数のメモリ インタフェースのキャリブレーション制御に適しています このキャリブレーションを実行することで Stratix 10 デバイスがデバイス内 もしくは外部メモリ デバイス内の プロセス 電圧 または温度のあらゆる変化を補償することが可能となります アドバンスト キャリブレーション アルゴリズムは すべての動作条件にわたって最大の帯域幅と堅牢なタイミング マージンを確実にします 表 9: Stratix 10 外部メモリ インタフェース性能 このリストのスピードは 1-rank ケース用です インタフェースコントローラの種類性能 DDR4 ハード 2666 Mbps DDR3 ハード 2133 Mbps

24 24 ALM(Adaptive Logic Module) インタフェース コントローラの種類 性能 QDR II+ / II+ Xtreme ソフト 550 MTps RLDRAM III ソフト 2400 Mbps RLDRAM II ソフト 533 Mbps パラレル メモリ インタフェースに加えて Stratix 10 デバイスは ハイブリッド メモリ キューブ (HMC) のようなシリアル メモリ テクノロジもサポートしています HMC は Stratix 10 の高速シリアル トランシーバでサポートされいます このトランシーバは最大 4 つの HMC リンクと接続し 各リンクは 15 Gbps のデータ レート (HMC 短距離仕様 ) あるいは 30 Gbps (HMC 超短距離仕様 ) で動作します Stratix 10 は 幅広いシングル エンドおよび差動 I/O インタフェースがサポート可能な汎用 I/O を備えています LVDS レートは 最大 1.6 Gbps までサポートされており それぞれのピンのペアには差動ドライバと差動入力バッファの両方を備えています このため 各 LVDS ペアに対して方向をコンフィギュレーションすることが可能です ALM(Adaptive Logic Module) Stratix 10 デバイスは 前世代の Arria 10 FPGA と Stratix V FPGA で使用されていた ALM に類似した ALM を使用しているため 効率的にロジック機能を実装することやデバイス間での IP 変換を容易に実行することが可能です 次の図の ALM ブロック図は 1 つのフラクチャブル ルック アップ テーブル (LUT) 2 つの専用エンベデッド加算器 4 つの専用レジスタで構成されています

25 レシーバ コア クロッキング 25 図 8: Stratix 10 FPGA & SoC ALM のブロック図 Adaptive LUT Full Adder Full Adder Reg Reg Reg Reg 4 Registers for ALM Stratix 10 ALM の主要な機能 新しく搭載された HyperFlex アーキテクチャと共に動作する 8 入力フラクチャブル LUT を持つレジスタを多数搭載しているため Stratix 10 デバイスは非常に高いコア ロジック使用率でコア性能を最大化します 選択の 7 個の入力ロジック ファンクション 全 6 個の入力ロジック ファンクション コア ロジック使用率を最適化するよう (2 つの独立 4 入力 LUT のような ) 小さな LUT サイズで構成される 2 つの独立ファンクションを実装します Quartus II ソフトウェアは Stratix 10 ALM ロジック ストラクチャを活用することで 最高の性能 最適なロジック使用率 最短のコンパイル時間を実現します Quartus II ソフトウェアは Stratix 10 ALM アーキテクチャへレガシー デザインを自動的にマッピングするため デザインの再利用が簡略化されます レシーバ コア クロッキング Stratix 10 デバイスのコア クロッキングは プログラマブル クロック ツリー シンセシスを利用します この方法では 専用クロック ツリー配線とスイッチング回路が使用され Quartus II ソフトウェアがデザインで必要とされる正確なクロック ツリーの作成します クロック ツリー シンセシスは挿入遅延を最小化し クロック ツリーのダイナミック消費電力を減少させ レガシー グローバルおよびリージョナル クロッキング方式に準拠したバックワードを維持したまま コア内により柔軟なクロッキングを可能とします

26 26 フラクショナル合成 PLL と I/O PLL Stratix 10 デバイスのコア クロック ネットワークは 最大 1 GHz のクロック レートで新しい HyperFlex コア アーキテクチャをサポートします また コアへクオーター レート転送で最大 2666 Mbps のハード メモリ コントローラもサポートします コア クロック ネットワークは 専用クロック入力ピン フラクショナル クロック合成 PLL インテジャー I/O PLL によってサポートされています フラクショナル合成 PLL と I/O PLL Stratix 10 デバイスには トランシーバやコア ファブリックで利用可能なフラクショナル合成 PLL(fPLL) が最大で 48 個含まれています fpll は 3D SiP トランシーバ タイルに位置しており タイルあたりに 8 個含まれ トランシーバ チャネルに隣接しています fpll は 1 つのリファレンス クロック ソースから複数のクロック周波数を合成することで ボード上で必要なオシレータとクロック ピン両方の数を減少させるために使用されます トランシーバ送信 PLL へのリファレンス クロック周波数を合成する以外にも fpll は送信クロッキングに直接使用することができます 従来のインテジャー モード あるいは 3 次デルタ シグマ変調を持つエンハンスト フラクショナル シンセシス モードに対しては 各 fpll を個別にコンフィギュレーションすることが可能です Stratix 10 デバイスには fpll に加えて インテジャー I/O PLL(IOPLL) が最大 34 個含まれています I/OPLL は コア ファブリック内での一般的な使用や外部メモリ インタフェースおよび高速 LVDS インタフェース設計の簡略化のために使用されます IOPLL は 48 個の汎用 I/O が存在する各バンクに位置しており バンクあたり 1 個含まれ ハード メモリ コントローラと各 I/O バンクの LVDS SerDes に隣接しています この配置により IOPLL が使用する I/O と密接にカップリングされているため タイミングを収束することが容易になります IOPLL はクロック ネットワーク遅延補償やゼロ遅延クロック バッファリングのようなコア内の汎用アプリケーションに対して使用可能です 内部エンベデッド メモリ Stratix 10 デバイスには M20K(20K ビット ) と MLAB (640 ビット ) の 2 種類のエンベデッド メモリ ブロックが含まれます MLAB ブロックは広く浅いメモリに対しての使用が理想的です M20K ブロックはより大きなメモリ コンフィギュレーション向けであり ハード ECC を内蔵しています 両方のエンベデッド メモリ ブロックはシングル ポートあるいはデュアル ポートの RAM FIFO ROM あるいはシフト レジスタとしてコンフィギュレーション可能です これらのメモリ ブロックは高い柔軟性を持ち 以下の表に示す多くのメモリ コンフィギュレーションをサポートします 表 10: Stratix 10 内部エンベデッド メモリ ブロックのコンフィギュレーション MLAB (640 ビット ) M20K (20K ビット ) 64 x 10 ( エミュレーション経由でサポート ) K x 10 ( あるいは x8) 1K x 20 ( あるいは x16) 512 x 40( あるいは x32)

27 可変精度 DSP ブロック 27 可変精度 DSP ブロック Stratix 10 DSP ブロックは アルテラの前世代のデバイスで使用されていた可変精度 DSP アーキテクチャに基づいており ハード固定小数点および IEEE-754 準拠の浮動小数点機能を備えています DSP ブロックは 18x19 から最大 54x54 の精度を持つ信号処理をサポートするためにコンフィギュレーションすることが可能です DSP ブロックの最大動作周波数を増加させ 消費電力を減少させる目的でパイプライン レジスタが追加されています 図 9: DSP ブロック : 標準精度の固定小数点モード 108 Input Registers / Coefficient Registers Coefficient Registers +/ Pipeline Register Pipeline Register Pipeline Register Pipeline Register Multiplier 18 x 19 Multiplier 18 x 19 + Systolic Register Multiplexer and Pipeline Register 44 Systolic Register Feedback Register 64 Output Register 74 44

28 28 可変精度 DSP ブロック 図 10: DSP ブロック : 高精度の固定小数点モード 64 Pipeline Register Input Registers Coefficient Registers Multiplier 27 x 27 Pipeline Register Output Register Pre-Adder +/ Pipeline Register Feedback Register 図 11: DSP ブロック : 単精度の浮動小数点モード 96 Input Registers Pipeline Register Pipeline Register Pipeline Register IEEE-754 Single-Precision Floating-Point Multiplier 32 Pipeline Register 32 Pipeline Register Pipeline Register IEEE-754 Single-Precision Floating-Point Adder Output Register 32 各 DSP ブロックはコンパイル時にデュアル 18x19 あるいはシングル 27x27 乗算累積として個別にコンフィギュレーションすることができます 専用の 64 ビット カスケード バスにより 精度のより高い DSP 機能を効率的に実装する場合 複数の可変精度 DSP ブロックをカスケード接続することが可能です 浮動小数点モードでは 各 DSP ブロックは 1 つの単精度浮動小数点乗算器と加算器が利用可能です 浮動小数点の加算 乗算 mult-adds および mult-accumulates がサポートされています

29 可変精度 DSP ブロック 29 以下の表は DSP ブロック内で あるいは複数のブロックを使用することで対応できる様々な精度を示しています 表 11: 可変精度 DSP ブロックのコンフィギュレーション 乗算器のサイズ DSP ブロック リソース使用目的 18x19 ビット 1/2 の可変精度 DSP ブロック中精度の固定小数点 27x27 ビット 1 つの可変精度 DSP ブロック高精度の固定小数点 19x36 ビット 36x36 ビット 54x54 ビット 単精度の浮動小数点 外部乗算器を備えた 1 つの可変精度 DSP ブロック 外部乗算器を備えた 2 つの可変精度 DSP ブロック 外部乗算器を備えた 4 つの可変精度 DSP ブロック 1 つの単精度の浮動小数点加算器 1 つの単精度浮動小数点乗算器 固定小数点の FFT 非常に高精度の固定小数点倍精度の浮動小数点浮動小数点 DSP アルゴリズムでは複素数乗算は非常に一般的です その中でも 複素数乗算に最も使用されることが多いアプリケーションが FFT アルゴリズムです このアルゴリズムは乗算器の片側でのみ精度の要件が増加するという特徴を持ち 可変精度 DSP ブロックは精度の増加にともない DSP リソース内で比例的に増大する FFT アルゴリズムをサポートします 表 12: 可変精度 DSP ブロックを使用した複素数乗算 複素数乗算器のサイズ DSP ブロック リソース 使用される FFT 18x19 ビット 2 つの可変精度 DSP ブロックリソースが最適化された FFT 27x27 ビット 4 つの可変精度 DSP ブロック最高精度の FFT 広いダイナミック レンジが要求される FFT アプリケーションに対しては Altera FFT IP コアは 高精度固定小数点の実装に類似したリソース使用率と性能を持つ単精度浮動小数点の実装をオプションとして提供しています DSP ブロックには 上記の他にも以下の機能が含まれます 18 ビットと 25 ビットのハード プリアダー ハード浮動小数点乗算器と加算器 64 ビットのデュアル アキュムレータ ( 個別の I Q プロダクト累積用 ) 18 ビットと 27 ビット FIR フィルタ用のカスケード化された出力加算器チェイン 18 ビットおよび 27 ビット係数用のエンベデッド係数レジスタ 完全に独立した乗算器の出力 ほとんどのモードに対し Quartus II ソフトウェアが供給する HDL テンプレートを使用した推論可能性

30 30 ハード プロセッサ システム (HPS) 高性能 DSP アプリケーションにおけるより高度なビット精度を求める傾向をサポートするには 可変精度 DSP ブロックが最適です それに加えて 可変精度 DSP ブロックは高解析度の画像処理やリモード無線ヘッドなどの多くの既存の 18 ビット DSP アプリケーションも効率的にサポートすることができます 高性能 DSP ブロック アーキテクチャおよびハード浮動小数点乗算器と加算器を装備しているため Stratix 10 デバイスは浮動小数点実装を含む多くの精度レベルを効率的にサポートすることが可能です この柔軟性により システム パフォーマンスの向上 消費電力の低減 システム アルゴリズム デザイナへに課されるアーキテクチャ制約の減少といった利点がもたらされます ハード プロセッサ システム (HPS) ハード プロセッサ システム (HPS) は アルテラが提供する業界最先端の第 3 世代 HPS です インテルの 14 nm トライゲート テクノロジを活用することで 前世代の SoC と比較し クアッド コア 64 ビット ARM Cortex-A53 が統合された Stratix 10 SoC は 2 倍以上の性能を備えています Stratix 10 の HPS は システム メモリ マネージメント ユニットを搭載することでシステム ワイドなハードウェア仮想化が可能です アーキテクチャが改善されたことで ワイヤレス通信 ワイヤーライン通信 データ センタ アクセラレーション および多くの軍事用アプリケーションを含む今日および今後のエンベデッド マーケットの要求に Stratix 10 SoC は確実に対応することができます

31 ハード プロセッサ システム (HPS) 31 図 12: HPS のブロック図 Quad ARM Cortex-A53-Based Hard Processor System NEON ARM Cortex -A53 FPU NEON ARM Cortex -A53 FPU QSPI FLASH SD/SDIO/ MMC 1 32 KB I-Cache with Parity ARM Cortex -A53 32 KB D-Cache with ECC 32 KB I-Cache with Parity ARM Cortex -A53 32 KB D -Cache with ECC USB OTG (x2) 1 DMA (8 Channel) NEON FPU NEON FPU 32 KB I-Cache with Parity 32 KB D-Cache with ECC 32 KB I-Cache with Parity 32 KB D-Cache with ECC UART (x2) HPS IO System MMU 1 MB L2 Cache Cache Coherency Unit I 2 C (x5) NAND Flash 1, 2 JTAG Debug or Trace 256 KB RAM Timers (x11) EMAC with DMA(x3) 1 SPI (x5) LW HPS to CORE HPS to CORE BRIDGE CORE to HPS BRIDGE MPFE 3 Configuration AXI 32 AXI 32/64/128 Notes: 1. Integrated direct memory access (DMA) 2. Integrated error correction code (ECC) 3. Multiport front-end interface to hard memory controller AXI/ACE 32/64/128

32 32 Stratix 10 HPS の主要な機能 Stratix 10 HPS の主要な機能 表 13: Stratix 10 HPS の主要な機能 機能 説明 クアッド コア ARM Cortex-A53 MPCore プロセッサ ユニット 2.3 MIPS/MHz のインストラクション効率 最大 1.5 GHz の CPU 周波数 1.5 GHz で 13,800 MIPS のトータル性能 ARMv8-A アーキテクチャ e 64 ビットと 32 ビットの ARM インストラクションを実行 メモリ フットプリントにおいて 30% 削減する 16 ビットおよび 32 ビットの Thumb インストラクション 8 ビット Java バイトコードの Jazelle RCT 実行アーキテクチャ ダイナミック分岐予測を備えたスーパースカラ 可変長 およびアウト オフ オーダー パイプライン 改善された ARM NEON メディア プロセッシング エンジン 単精度および倍精度浮動小数点ユニット CoreSight デバッグおよびトレース テクノロジ システム メモリ マネージメント ユニット キャッシュ コヒーレンシ ユニット メモリ モデルの一元化が可能で ハードウェア仮想化を FPGA ファブリック内に実装されたペリフェラルまで拡大 コプロセッシング エレメントに向けて双方向のコヒーレンシを提供するシステム コヒーレンシ全域にキャッシュに格納された共有データの遷移を伝播 キャッシュ L1 キャッシュ パリティ チェックを備えた 32 KB のインストラクション キャッシュ ECC を備えた 32 KB の L1 データ キャッシュ パリティ チェック L2 キャッシュ 1MB を共有 8-way セット アソシアティブ TAG ラムのパリティおよびデータ RAM の ECC を備えた SEU 保護 キャッシュ ロックダウン サポート オンチップ メモリ 256 KB のスクラッチ オンチップ RAM 64 KB のオンチップ ROM

33 Stratix 10 HPS の主要な機能 33 機能 HPS 用の外部メモリ インタフェース 説明 DDR4 DDR3 DDR2 および LPDDR2 へのサポート機能を備えたハード メモリ コントローラ 72 ビット (64 ビット +8 ビット ECC) をサポートするセレクト パッケージを備えた 40 ビット (32 ビット +8 ビット ECC) 最大 2666 Mbps DDR4 および 2166 Mbps DDR3 の周波数をサポート 演算 誤り訂正 誤り訂正コード ライトバック訂正 および誤りカウンタを含む誤り訂正コード (ECC) 個別の SDRAM バースト ECC のソフトウェア コンフィギュレーション プライオリティ スケジューリング JEDEC 指定のすべてのタイミング パラメータをサポートする完全にプログラムが可能なタイミング パラメータ ロジック コアへのインタフェースをサポートする AXI Quality of Service(QoS) ハード メモリ コントローラへのマルチ ポート フロント エンド (MPFE) スケジューラ インタフェース QSPI(Queued serial peripheral interface) フラッシュ コントローラにより CPU とロジック コア間のハード メモリ コントローラのポート共有が可能 シングル I/O(SIO) デュアル I/O(DIO) およびクアッド I/O (QIO)SPI フラッシュのサポート 最大 108 MHz のフラッシュ周波数サポート NAND フラッシュ コントローラ ONFI 1.0 以降 DMA に基づいた統合ディスクリプタ 高速パワー ダウン リカバリに向けて CPU をオフロードする新しいコマンド DMA プログラマブル ハードウェア ECC サポート 8 ビットおよび 16 ビットのフラッシュ デバイスをサポートするようアップデート済 50 MHz のフラッシュ周波数サポート セキュア デジタル SD/SDIO/MMC コントローラ emmc 4.5 DMA に基づいた統合ディスクリプタ CE-ATA デジタル コマンド サポート 50 MHz の動作周波数 ダイレクト メモリ アクセス (DMA) コントローラ 8 チャネル 最大 32 個のペリフェラル ハンドシェイク インタフェースをサポート

34 34 Stratix 10 HPS の主要な機能 機能 通信インタフェース コントローラ 説明 DMA が統合された 3 つの 10/100/1000 イーサネット メディア アクセス コントロール (MAC) RGMII および RMII 外部 PHY インタフェースをサポート FPGA ロジックを介して他の PHY インタフェースをサポートするオプション有 GMII および SGMII ネットワーク化されたクロックの精密な同期にむけた IEEE および IEEE 規格をサポート フレーム受信に向けた IEEE 802.1Q VLAN タグ検出をサポート イーサネット AVB 規格をサポート DMA を備えた 2 つの USB On-the-Go(OTG) コントローラ ( デバイスとホストの機能を持つ ) デュアル ロール デバイス 高速 (480 Mbps) 全速度 (12 Mbps) 低速 (1.5 Mbps) USB 1.1 をサポート ( 全速度と低速 ) 統合ディスクリプタ ベースの Scatter-Gather DMA 外部 ULPI PHY サポート コントロール エンドポイントを含む最大 16 この双方向エンドポイント 最大 16 個のホスト チャネル 汎用ルート ハブをサポート OTG 1.3 おおび OTG 2.0 モードにコンフィギュレーション可能 5 つの I 2 C コントローラ (3 つは外部 PHY への MIO 用に EMAC で使用可 ) 100Kbps と 400Kbps の両モードをサポート 7 ビットと 10 ビットの両アドレッシング モードをサポート マスタおよびスレーブ動作モードをサポート 2 つの 互換 UART コントローラ IrDA 1.0 SIR モードをサポート 最大 115.2Kbaud のプログラマブル ボー レートをサポート 4 つのシリアル ペリフェラル インタフェース (SPI)( マスタ 2 つ スレーブ 2 つ ) 全二重および半二重 タイマおよび I/O タイマ 7 個の汎用タイマ 4 個のウオッチドッグ タイマ 48 個の HPS ダイレクト I/O により HPS ペリフェラルが I/O への直接接続が可能 3 x 48 HPS DDR 共有 I/O は HPS DDR アクセス用に HPS への割り当てが可能

35 消費電力マネジメント 35 機能 ロジック コアへのインタコネクト 説明 高性能 ARM AMBA AXI バス ブリッジ AMBA AXI-3 準拠 HPS とロジック コア間で独立した動作と密結合動作の両方が可能 読み出し / 書き込みトランザクションを同時にサポート FPGA-HPS ブリッジ ロジック コア内の IP バス マスタが HPS バス スレーブにアクセス可能 コンフィギュレーション可能な 32/64/128 ビット AMBA AXI インタフェース コア ファブリック内の最大 3 個のマスタが HPS SDRAM コントローラをプロセッサと共有可能 HPS-FPGA ブリッジ HPS バス マスタがコア ファブリック内のバス スレーブにアクセス可能 コンフィギュレーション可能な 32/64/128 ビット Avalon /AMBA AXI インタフェースにより ロジック コアへの広帯域幅での HPS マスタ トランザクションが可能 コンフィギュレーション ブリッジ HPS のコンフィギュレーション マネージャが 専用の 32 ビット コンフィギュレーション ポートを介して プログラム制御下でロジック コアをコンフィギュレーションすることが可能 軽量 HPS-to-FPGA ブリッジ HPS からロジック コアのソフト ペリフェラルへの低レイテンシ レジスタ アクセスに適した軽量 32 ビット AXI インタフェース FPGA-HPS SDRAM コントローラ ブリッジ 最大 3 個のマスタ ( コマンド ポート ) 3 個の 64 ビット リード データ ポート および 3 個の 64 ビット ライト データ ポート 消費電力マネジメント Stratix 10 デバイスは Hyper-Folding パワー ゲーティングをはじめとする数々の省電力オプションを持つ先進のインテル 14 nm トライゲート プロセス テクノロジを活用し 前世代の高性能 Stratix V デバイスと比べ 最大 70% の消費電力削減を実現します SmartVoltage ID 制御の V CC は コアの電源供給に向けた標準的なオプションとなり 製造時に各デバイスにコードがプログラムされることで パフォーマンスを維持しつつスマート電圧レギュレータによる低 V CC でのデバイス動作が可能となります 新しい HyperFlex コア アーキテクチャにより 前世代の FPGA に比べて 2 倍の速さでデザインが動作可能です 2X のパフォーマンス 1X の スループットを持つため 設計者は電力を削減するためにデータ パス幅を半分にすることが可能です これは Hyper-Folding と呼ばれます さらに パワー ゲーティングは FPGA 内で使用されていないリソースのスタティック電力をパワ

36 36 デバイス コンフィギュレーションおよびセキュア デバイス マネージャ (SDM) ーダウンすることで消費電力を低減します Quartus II ソフトウェアはコンフィギュレーションの際に 指定の未使用リソース ブロック (DSP ブロック M20K など ) を自動的にパワーダウンします Stratix 10 デバイスの省電力手法には以下のオプションが含まれます Low V CC コア電圧オプション デバイスは 0.8 V および 0.85 V 固定 V CC コア電圧で使用可能 パフォーマンスを維持しつつ低コア V CC でデバイスが動作可能 低スタティック消費電力オプション パフォーマンスを維持しつつ 標準的なスタティック消費電力または低スタティック消費電力のいずれかでデバイスを使用可能 さらに Stratix 10 デバイスは 業界をリードするアルテラの低消費電力トランシーバを装備しており ソフト実装と比較した場合ロジック リソースを削減するだけでなく大幅な省電力を実現する多数のハード IP ブロックが利用可能です 一般的に ハード IP ブロックは同等のソフト ロジック実装と比べ消費電力が最大で 50% 以下となります デバイス コンフィギュレーションおよびセキュア デバイス マネージャ (SDM) 全ての Stratix 10 デバイスにはセキュア デバイス マネージャが含まれますが これは全ての JTAG およびコンフィギュレーション コマンド用にデバイスへの入力ポイントとして機能するトリプル冗長プロセッサです

37 デバイス コンフィギュレーションおよびセキュア デバイス マネージャ (SDM) 図 13: SDM のブロック図 37 Dual Purpose I/O Secure Device Manager (SDM) Configuration Network Dedicated Config I/O Security Features Customizable secure boot process Private, public, and PUF-based key support LSM FPGA Sector LSM FPGA Sector Interface bus used to transport configuration data from SDM throughout FPGA Sectors configured in parallel to reduce configuration time LSM FPGA Sector LSM FPGA Sector Sectors can be selectively configured and cleared of sensitive parameters LSM: Local Sector Manager PUF: Physically Unclonable Function コンフィギュレーション中 Stratix 10 デバイスはロジック セクタに分割され 各ロジック セクタはローカル セクタ マネージャ (LSM) により管理されます SDM はオンチップ コンフィギュレーション ネットワークをまたぐ各 LSM にコンフィギュレーション データを送信します これにより 各セクタは個別に 1 度づつ あるいは平行してコンフィギュレーションが可能となります この方法を選択することでセクタのコンフィギュレーションとリコンフィギュレーションが簡略化できるだけでなく 平行して実行可能なため全体的なコンフィギュレーション時間を短縮することができます 同様のセクタ ベースの方法を SEU(Single Event Upset) およびセキュリティ対策に使用することができます セクタはデバイスのコンフィギュレーションとリコンフィギュレーションに対し論理的な分離をもたらす一方 FPGA ロジックと配線の通常のロウとカラムをオーバーレイします これは Quartus II ソフトウェアが行う配置配線への影響が存在せず セクタ境界をまたぐロジック信号のタイミングへの影響も全く無いことを意味します SDM は 堅牢かつセキュアで完全に暗号化されたデバイス コンフィギュレーションを可能にします SDM はまた コンフィギュレーション方法のカスタマイズが可能であり デバイス セキュリティを強化します SDM はコンフィギュレーションおよびリコンフィギュレーションにおいて以下のような多くの利点をもたらします

38 38 デバイス セキュリティ 専用のセキュア コンフィギュレーション マネージャ デバイス コンフィギュレーション時間の短縮 セクタは平行してコンフィギュレーション可能. プログラムおよびアップデートが可能なコンフィギュレーション プロセス 他のセクタからは別個に単一あるいは複数のセクタがリコンフィギュレーション可能 個別のセクタあるいは全デバイスのスクリプト可能なゼロ化 SDM には ASIC プロトタイピングをはじめとするアプリケーションをサポートするレジスタ ステート リードバックやライトバックといった機能も追加で装備しています デバイス セキュリティ 前世代のデバイスの堅牢なセキュリティ機能をもとに構築された Stratix 10 FPGA & SoC のセキュリティ機能には 多くの革新的なセキュリティ強化がほどこされています このようなセキュリティ機能は SDM によって管理され 暗号化 認証 キー ストレージ 改ざん防止サービスを備えた緊密なデバイス コンフィギュレーションとリコンフィギュレーションを提供します Stratix 10 SDM が提供するセキュリティ サービスには以下が含まれます セクター ベースのビットストリームの暗号化 多要素認証 AES-256 SHA-256/384 ECDSA-256/384 といったハード化された暗号化と認証アクセラレーション 揮発性および不揮発性の暗号化キー ストレージと管理 SoC デバイスの HPS 用ブート コード認証 PUF(Physically Unclonable Function) サービス コンフィギュレーション プロセスのカスタマイズ セキュア デバイス メンテナンスおよびアップグレード機能 サイド チャネル攻撃対策 選択のセクタ ゼロ化を含むセンサー入力およびセキュリティ攻撃に対するスクリプト化レスポンス リードバック JTAG およびテスト モードのディセーブル Single Event Upset(SEU) への強化されたレスポンス SDM および SDM に関連するセキュリティ サービスを使用することで Stratix 10 デザインに堅牢かつカスタマイズ可能なマルチレイヤを持つセキュリティ ソリューションを構築することができます PCI Express を使用したプロトコルを介したコンフィギュレーション PCI Express を使用したプロトコルを介したコンフィギュレーションにより PCI Express をまたぐコンフィギュレーションが可能となり ボード レイアウトを簡略化するだけでなくシステム インテグレーションを向上させることができます FPGA をコンフィギュレーションする前に Autonomous モードでエンベデッドされた PCI Express ハード IP を動作させることにより PCI Express の仕様で使用可能な 100 ms タイム内で PCI Express バスのパワーアップおよびアクティブ化が可能となります また Stratix 10 デバイスは PCI Express バスをまたぐパーシャル リコンフィギュレーションもサポートします これにより デバイスのリコンフィギュレーション中

39 パーシャル リコンフィギュレーションとダイナミック リコンフィギュレーショ 39 ンも PCI Express リンクをアクティブ状態で保持できるため システムのダウン タイムを短縮させることができます パーシャル リコンフィギュレーションとダイナミック リコンフィギュレーション パーシャル リコンフィギュレーションでは デバイスの他のセクションが動作中であっても デバイスの一部においてリコンフィギュレーションが可能です この機能は サービスを中断することなく機能の更新や調整ができますので クリティカル アップタイム要件のあるシステムにおいて必要不可欠となります 省電力以外にも パーシャル リコンフィギュレーションは 同時に実行する必要のない機能を FPGA 内に配置する必要性を排除するため ロジック集積度を向上させます 代わりに 子脳名機能は外部メモリに格納し 必要に応じてロードすることができます これにより 1 つの FPGA に複数のアプリケーションが実装可能となり ボード面積および消費電力が削減されます パーシャル リコンフィギュレーション プロセスは Quartus II デザイン ソフトウェアで実績のあるインクリメンタル コンパイル フロー上に構築されています Stratix 10 デバイスのダイナミック リコンフィギュレーションを使用すれば 隣接するトランシーバ チャネルでのデータ転送を維持したまま チャネル間ベースでトランシーバ データ レート プロトコル およびアナログ設定を動的に変更することが可能です ダイナミック リコンフィギュレーションは オンザフライ マルチプロトコルやマルチレート サポートを必要とするアプリケーションに最適です トランシーバ内の PMA ブロックと PCS ブロックは 両方ともこの手法を用いてリコンフィギュレーションすることが可能です トランシーバのダイナミック リコンフィギュレーションは コアとトランシーバの両方のリコンフィギュレーションを同時にイネーブルするよう FPGA のパーシャル リコンフィギュレーションと併用して使用することができます Fast Forward Compile Quartus II ソフトウェアの革新的な Fast Forward Compile 機能は デザイン性能のボトルネックを特定し 設計者が実装可能な 性能の改善に向けた詳細なステップごとの推奨事項を提示します この機能が出力する内容には 推奨事項を適用することで達成できる最大動作周波数の推定値が含まれます 新しい Hyper-Aware デザイン フローの一部を構成する Fast Forward Compile 機能は Stratix 10 デザインの性能を最大限に引き出し 迅速にタイミング クロージャを達成できる機会を提供します 図 14: Fast Forward Compile を含む Hyper-Aware デザイン フロー Hyper-Aware CAD Tools Fast Forward Compile Mapping Fitting Hyper-Retiming Timing Analysis 従来 高い性能目標を達成するためには 数々の最適化を実行したり 変更の有効性を判定するためにデザインのフルコンパイルを再実行するといった時間のかかるデザインのイタレーションを何度も行う必要がありました しかし Fast Forward Compile を使用することでデザイン開

40 40 SEU(Single Event Upset) エラー検出と訂正 発のどの部分に重点を置くべきか そしてデザイン性能とスループットをどのように向上させられるかを 不確かな推測で性能を調査することなく より正確に決定できるようになります その結果 Stratix 10 においては 2 倍のコア性能を達成するまでに行うデザインのイタレーションは 従来よりも少なくなっています SEU(Single Event Upset) エラー検出と訂正 改訂履歴 Stratix 10 FPGA & SoC は 業界でも最も堅牢な SEU エラー検出および訂正回路を備えています 検出および訂正回路には コンフィギュレーション RAM(CRAM) プログラミング ビットとユーザー メモリの保護が含まれ CRAM は 自動的に 1 ビットあるいは 2 ビットのエラーを訂正し それらを超える複数ビットのオーダー エラーを検出する統合 ECC を備えた CRC エラー検出回路が継続的に動作することによって保護されます Stratix 10CRAM アレイの物理的なレイアウトは 大部分の multi-bit upset が内蔵の CRAM ECC 回路によって自動的に訂正される個別の 1 ビットまたは 2 ビット エラーとして発生するように最適化されています CRAM 保護に加えて ユーザー メモリにも ECC 回路が内蔵されており エラー検出と訂正に向けてレイアウトが最適化されています この SEU エラー検出および訂正に使用されるハードウェアはソフト IP と Quartus II ソフトウェアの両方でサポートされており SEU 緩和に向けた完全なソリューションを提供します 完全なソリューションには以下のコンポーネントが含まれます CRAM およびユーザー M20K メモリ ブロック用のハード エラー検出および訂正 SEU の発生を最小に抑える最適化された物理メモリ レイアウト CRAM が使用ビットあるいは未使用ビットに影響するかどうかをレポートするセンシティビティ プロセッシング ソフト IP テスト用に CRAM ビットの状態を変化させる Quartus II ソフトウェア サポートを備えたフォールト インジェクション ソフト IP Quartus II ソフトウェアの階層タグ セキュア デバイス マネージャおよびオンチップ ステート マシンで使用されっる TMR ( トリプル モード冗長 ) 上に上げた SEU 緩和機能に加え Stratix 10 デバイスに使用されているインテルの 14 nm トライゲート プロセス テクノロジは 従来のプレーナ型トランジスタより SEU による影響が低減された FinFET トランジスタをベースとしています 表 14: 改訂履歴 日付バージョン変更内容 2015 年 6 月 初版