Cyclone V デバイスの概要

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1 CV Device Overview Cyclone V デバイスは 消費電力 コスト time-to-market の要件を削減すること および量産かつコスト重視のアプリケーション用の帯域幅の要件を向上させることに同時に対応するためにデザインされています 統合トランシーバおよびハード メモリ コントローラで強化された Cyclone V デバイスは 工業用 ワイヤレスとワイヤライン 軍用および自動車市場でのアプリケーションに適しています 表 1 に Cyclone V デバイス ファミリの重要な利点を示します 低消費電力化 利点 改良されたロジック統合および差動機能 向上された帯域幅の容量 統合された ARM Cortex - A9 MPCore プロセッサを持っているハード プロセッサ システム (HPS) 最低のシステム コスト サポートする機能 TSMC の 28 nm 低消費電力 (28LP) プロセス上で構築されて さまざまなハード IP(intellectual property) ブロックを含む 前世代のデバイスよりも最大 40% の低消費電力化 8 入力のアダプティブ ロジック モジュール (ALM) 最大 メガビット (Mb) のエンベデッド メモリ 可変精度ディジタル信号処理 (DSP) ブロック Gbps および 5 Gbps のトランシーバ ハード メモリ コントローラ シングルの Cyclone V SoC(system-on-a-chip)FPGA 内で シングル コアまたはデュアル コア ARMCortex-A9 MPCore プロセッサ ハード IP および FPGA を緊密に統合 プロセッサおよび FPGA ファブリックの間の統合されたデータ コヒーレンシを持っている 128 Gbps 以上のピーク帯域幅をサポート 動作するコア電圧を 2 つのみ必要 低コストのワイヤボンド パッケージに使用可能 プロトコルを介するコンフィギュレーション (CvP) およびパーシャル コンフィギュレーションなどの革新的なコスト節約機能を含む 101 Innovation Drive San Jose, CA Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Feedback Subscribe

2 表 2 に Cyclone V の機能の概要を示します 機能 テクノロジ パッケージ 高性能の FPGA ファブリック 内部メモリ ブロック エンベデッド ハード IP ブロック クロック ネットワーク PLL(Phase-locked loops) FPGA 汎用 I/O (GPIO) 低消費電力で高速のシリアル インタフェース 説明 TSMC の 28 nm の低消費電力 (28LP) プロセス テクノロジ 1.1 V のコア電圧 ワイヤボンドの低ハロゲン パッケージ 異なるデバイス集積度の間でのシームレスなマイグレーション用の高い互換性のパッケージ フットプリントを持っている複数のデバイス集積度 RoHS 対応のオプション 4 つのレジスタで拡張された 8 入力の AML M10K ソフト誤りコード (ECC) を持っている 10 Kb のメモリ ブロック メモリ ロジック アレイ ブロック (MLAB) MLAB メモリとして最大 25% の ALM を使用できる LUTRAM に分配される 640 ビット 可変精度 DSP メモリ コントローラ エンベデッド トランシーバ I/O 同じ可変精度 DSP ブロックでの 3 つの信号処理精度レベル (3 つの 9x9 2 つの 18 x 18 または 1 つの 27 x 27 のマルチプライヤ ) 用のネイティブ サポート 64 ビットのアキュムレータおよびカスケード エンベデッド内部の係数メモリ 効率を向上させるプリ加算器 / 減算器 16 ビットおよび 32 ビットの ECC を持っている DDR3 DDR2 および LPDDR2 マルチファンクション サポート エンドポイント およびルート ポートを持っている PCI Express (PCIe )Gen2 および Gen1(x1 x2 または x4) のハード IP 550 MHz のグローバル クロック ネットワーク グローバル エリアおよびペリフェラル クロック ネットワーク ダイナミックな消費電力を低減するためにパワー ダウンできる未使用のクロック ネットワーク クロック合成の精度 クロック遅延補償 およびゼロ遅延バッファ (ZDB) 整数モードおよび小数モード 875 Mbps の LVDS レシーバおよび 840 Mbps の LVDS トランシーバ 400 MHz/800 Mbps の外部メモリ インタフェース すべての主要なシングル エンドおよび差動 I/O 規格のサポート On-chip termination(oct) 最大 16 ma のドライブ強度までの 3.3 V のサポート 614 Mbps ~ 5.0 Gbps の統合トランシーバ速度 トランスミッタ プリエンファシスおよびレシーバ イコライゼーション 個々のチャネルのダイナミック パーシャル リコンフィギュレーション Cyclone V

3 機能 HPS (Cyclone V SE SX および ST デバイスのみ ) コンフィギュレーション シングル コアまたはデュアル コア ARM Cortex-A9 MPCore プロセッサ 対称および非対称のマルチ処理のサポートを持っている最大 800 MHz の最大周波数 インタフェース ペリフェラル 10/100/1000 のイーサネット MAC(EMAC) USB 2.0 On-The-GO(OTG) コントローラ クワッド シリアル ペリフェラル インタフェース (QSPI) フラッシュ コントローラ NAND フラッシュ コントローラ Secure Digital/MultiMediaCard(SD/MMC) コントローラ UART コントローラ エリア ネットワーク (CAN) シリアル ペリフェラル インタフェース (SPI) I2C インタフェース および最大 85 HPS の GPIO インタフェース システム ペリフェラル 汎用タイマ ウォッチドッグ タイマ ダイレクト メモリ アクセス (DMA) コントローラ FPGA コンフィギュレーション マネージャ およびクロック マネージャとリセット マネージャ オンチップ RAM およびブート ROM HPS FPGA ブリッジ FPGA ファブリックが HPS 内のスレーブに ( あるいはその逆に ) トランザクションを発行できるようにする FPGA-to-HPS HPS-to-FPGA および軽量 HPSto-FPGA ブリッジを含む FPGA-to-HPS SDRAM コントローラ サブシステム HPS SDRAM コントローラのマルチポート フロント エンド (MPFE) に対してコンフィギュレーション可能なインタフェースを提供 ARM CoreSight JTAG デバッグ アクセス ポート トレース ポート およびオンチップ トレース ストレージ 改ざん保護 貴重な IP 投資を保護するための包括的なデザイン保護 拡張度暗号化標準 (AES) デザイン セキュリティ機能 CvP 説明 FPGA のパーシャルおよびダイナミック リコンフィギュレーション アクティブ シリアル (AS)x1 および x4 ファースト パッシブ パラレル (FPP) x8 および x16 パッシブ シリアル (PS) および JTAG オプション

4 Cyclone V デバイス ファミリは 表 3 に示すように 6 つのバリアントで使用可能です バリアント Cyclone V E Cyclone V GX Cyclone V GT Cyclone V SE Cyclone V SX Cyclone V ST 説明 幅広い汎用ロジックおよび DSP アプリケーション用にシステム コストおよび消費電力の要件を最小限に抑えるように最適化されています 614 Mbps ~ Gbps のトランシーバ アプリケーション用にシステム コストおよび消費電力の要件を最小限に抑えるように最適化されています 5 Gbps のトランシーバ アプリケーション用としてコストおよび消費電力の要件が FPGA 業界で最小です 統合 ARM ベースの HPS を持っている SoC FPGA です 統合 ARM ベースの HPS および Gbps のトランシーバを持っている SoC FPGA です 統合 ARM ベースの HPS および 5 Gbps のトランシーバを持っている SoC FPGA です このセクションでは Cyclone V E デバイスに使用可能なオプション 最大リソース数 およびパッケージ プランを説明します 図 1 に サンプル オーダリング コードおよび Cyclone V E デバイスに使用可能なオプションを示します Embedded Hard IPs B : No hard PCIe or hard memory controller F : No hard PCIe and maximum 2 hard memory controllers Package Type F : FineLine BGA (FBGA) U : Ultra FineLine BGA (UBGA) Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Family Signature 5C : Cyclone V Family Variant E : Enhanced logic/memory 5C E F A9 F 31 C 7 N Member Code A2 : 25K logic elements A4 : 49K logic elements A5 : 77K logic elements A7 : 149.5K logic elements A9 : 301K logic elements Package Code FBGA Package Type 17 : 256 pins 23 : 484 pins 27 : 672 pins 31 : 896 pins UBGA Package Type 15 : 324 pins 19 : 484 pins Optional Suffix Indicates specific device options or shipment method FPGA Fabric Speed Grade 6 (fastest) 7 8 N : Lead-free packaging ES : Engineering sample Cyclone V

5 表 4 に Cyclone V E の最大リソース数を示します リソース e A2 A4 A5 A7 A9 ロジック エレメント (LE)(K) ALM 9,434 18,480 29,080 56, ,560 レジスタ 37,736 73, , , ,240 メモリ (Kb) M10K 1,760 3,080 4,460 6,860 12,200 MLAB ,717 可変精度 DSP ブロック x 18 乗算器 PLL GPIO LVDS ハード メモリ コントローラ 表 5 に Cyclone V SE のパッケージ プランを示します F256 (17 mm) U324 (15 mm) U484 (19 mm) F484 (23 mm) F672 (27 mm) F896 (31 mm) GPIO GPIO GPIO GPIO GPIO GPIO A A A A A

6 このセクションでは Cyclone V GX デバイスに使用可能なオプション 最大リソース数 およびパッケージ プランを説明します 図 2 に サンプル オーダリング コードおよび Cyclone V GX デバイスに使用可能なオプションを示します Embedded Hard IPs B : No hard PCIe or hard memory controller F : Maximum 2 hard PCIe and maximum 2 hard memory controllers Transceiver Count B : 3 C : 6 D : 9 E : 12 Package Type F : FineLine BGA (FBGA) U : Ultra FineLine BGA (UBGA) Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Family Signature 5C : Cyclone V Family Variant GX : 3-Gbps transceivers Member Code C3 : 31.5K logic elements C4 : 50K logic elements C5 : 77K logic elements C7 : 149.5K logic elements C9 : 301K logic elements 5C GX F C9 E 6 F 35 C 7 N Transceiver Speed Grade 6 : Gbps 7 : 2.5 Gbps Package Code FBGA Package Type 23 : 484 pins 27 : 672 pins 31 : 896 pins 35 : 1,152 pins UBGA Package Type 15 : 324 pins 19 : 484 pins Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging ES : Engineering sample FPGA Fabric Speed Grade 6 (fastest) 7 8 表 6 に Cyclone V GX の最大リソース数を示します リソース C3 C4 C5 C7 C9 LE (K) ALM 11,900 18,868 29,080 56, ,560 レジスタ 47,600 75, , , ,240 メモリ (Kb) M10K 1,190 2,500 4,460 6,860 12,200 MLAB ,717 可変精度 DSP ブロック x 18 乗算器 PLL (1) Gbps のトランシーバ GPIO Cyclone V

7 LVDS PCIe ハード IP ブロック ハード メモリ コントローラ 表 6 の注 : リソース (1) PLL カウント数には 汎用小数 PLL およびトランシーバ小数 PLL が含まれています C3 C4 C5 C7 C9 表 7 に Cyclone V GX のパッケージ プランを示します U324 (15 mm) GPIO XCVR U484 (19 mm) GPIO XCVR F484 (23 mm) GPIO XCVR F672 (27 mm) GPIO XCVR F896 (31 mm) GPIO XCVR F1152 (35 mm) GPIO XCVR C C C C C

8 このセクションでは Cyclone V GT デバイスに使用可能なオプション 最大リソース数 およびパッケージ プランを説明します 図 3 に サンプル オーダリング コードおよび Cyclone V GT デバイスに使用可能なオプションを示します Embedded Hard IPs F : 2 hard PCIe and 2 hard memory controllers Transceiver Count C : 6 D : 9 E : 12 Package Type F : FineLine BGA (FBGA) U : Ultra FineLine BGA (UBGA) Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Family Signature 5C : Cyclone V Family Variant GT : 5-Gbps transceivers Member Code 5C GT F D9 E 5 F 35 C 7 N D5 : 77K logic elements D7 : 149.5K logic elements D9 : 301K logic elements Transceiver Speed Grade 5 : 5 Gbps Package Code FBGA Package Type 23 : 484 pins 27 : 672 pins 31 : 896 pins 35 : 1,152 pins UBGA Package Type 19 : 484 pins Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging ES : Engineering sample FPGA Fabric Speed Grade 6 (fastest) 7 8 表 8 に Cyclone V GT の最大リソース数を示します リソース D5 D7 D9 LE (K) ALM 29,080 56, ,560 レジスタ 116, , ,240 メモリ (Kb) M10K 4,460 6,860 12,200 MLAB ,717 可変精度 DSP ブロック x 18 乗算器 PLL (1) Gbps のトランシーバ GPIO Cyclone V

9 LVDS PCIe ハード IP ブロック ハード メモリ コントローラ 表 8 の注 : リソース (1) PLL 数には 汎用小数 PLL およびトランシーバ小数 PLL が含まれています D5 D7 D9 表 9 に Cyclone V GT のパッケージ プランを示します U484 (19 mm) GPIO XCVR F484 (23 mm) GPIO XCVR F672 (27 mm) GPIO XCVR F896 (31 mm) GPIO XCVR F1152 (35 mm) GPIO XCVR D D D

10 このセクションでは Cyclone V SE デバイスに使用可能なオプション 最大リソース数 およびパッケージ プランを説明します 図 4 に サンプル オーダリング コードおよび Cyclone V SE デバイスに使用可能なオプションを示します Package Type F : FineLine BGA (FBGA) U : Ultra FineLine BGA (UBGA) Embedded Hard IPs B : No hard PCIe or hard memory controller M : No hard PCIe and 1 hard memory controller Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Processor Cores Omit for dual-core S : Single-core Family Signature 5C : Cyclone V Family Variant SE : SoC FPGA with enhanced logic/memory Member Code A2 : 25K logic elements A4 : 40K logic elements A5 : 85K logic elements A6 : 110K logic elements 5C SE M A6 F 31 C 6 S N Package Code FBGA Package Type 31 : 896 pins UBGA Package Type 19 : 484 pins 23 : 672 pins FPGA Fabric Speed Grade 6 (fastest) 7 8 Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging ES : Engineering sample 表 10 に Cyclone V SE の最大リソース数を示します リソース A2 A4 A5 A6 LE (K) ALM 9,434 15,094 32,075 41,509 レジスタ 37,736 60, , ,036 メモリ M10K 1,400 2,240 3,970 5,140 (Kb) MLAB 可変精度 DSP ブロック x 18 乗算器 FPGA PLL HPS PLL FPGA GPIO Cyclone V

11 リソース HPS I/O LVDS FPGA ハード メモリ コントローラ HPS ハード メモリ コントローラ ARM Cortex-A9 MPCore プロセッサ シングルまたはデュアル コア シングルまたはデュアル コア 表 11 に Cyclone V SE のパッケージ プランを示します シングルまたはデュアル コア U484 (19 mm) A2 A4 A5 A6 U672 (23 mm) シングルまたはデュアル コア F896 (31 mm) FPGA GPIO HPS I/O FPGA GPIO HPS I/O FPGA GPIO HPS I/O A A A A

12 このセクションでは Cyclone V SX デバイスに使用可能なオプション 最大リソース数 およびパッケージ プランを説明します 図 5 に サンプル オーダリング コードおよび Cyclone V SX デバイスに使用可能なオプションを示します Embedded Hard IPs F : Maximum 2 hard PCIe controllers and 1 hard memory controller Package Type F : FineLine BGA (FBGA) U : Ultra FineLine BGA (UBGA) Transceiver Count C : 6 D : 9 Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Family Signature 5C : Cyclone V Family Variant SX : SoC FPGA with 3-Gbps transceivers Member Code 5C SX F C6 D 6 F 31 C 6 N C2 : 25K logic elements C4 : 40K logic elements C5 : 85K logic elements C6 : 110K logic elements Transceiver Speed Grade 6 : Gbps Package Code FBGA Package Type 31 : 896 pins UBGA Package Type 23 : 672 pins Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging ES : Engineering sample FPGA Fabric Speed Grade 6 (fastest) 7 8 表 12 に Cyclone V SX の最大カウント数を示します リソース C2 C4 C5 C6 LE (K) ALM 9,434 15,094 32,075 41,509 レジスタ 37,736 60, , ,036 メモリ (Kb) M10K 1,400 2,240 3,970 5,140 MLAB 可変精度 DSP ブロック x 18 乗算器 FPGA PLL (1) HPS PLL Gbps のトランシーバ FPGA GPIO Cyclone V

13 HPS I/O LVDS PCIe ハード IP ブロック FPGA ハード メモリ コントローラ HPS ハード メモリ コントローラ ARM Cortex-A9 MPCore プロセッサ 表 12 の注 : リソース デュアル コア デュアル コア (1) PLL には 汎用小数 PLL およびトランシーバ小数 PLL が含まれています 表 13 に Cyclone V SX のパッケージ プランを示します U672 (23 mm) C2 C4 C5 C6 デュアル コア F896 (31 mm) デュアル コア FPGA GPIO HPS I/O XCVR FPGA GPIO HPS I/O XCVR C C C C

14 図 6 に サンプル オーダリング コードおよび Cyclone V ST デバイスに使用可能なオプションを示します Embedded Hard IPs F : Maximum 2 hard PCIe controllers and 1 hard memory controller Package Type F : FineLine BGA (FBGA) Transceiver Count D : 9 Operating Temperature C : Commercial (T J = 0 C to 85 C) I : Industrial (T J = -40 C to 100 C) A : Automotive (T J = -40 C to 125 C) Family Signature 5C : Cyclone V Family Variant ST : SoC FPGA with 5-Gbps transceivers Member Code D5 : 85K logic elements D6 : 110K logic elements 5C ST F D6 D 4 F 31 C 6 N Transceiver Speed Grade 4 : 5 Gbps Package Code 31 : 896 pins FPGA Fabric Speed Grade 6 (fastest) 7 8 Optional Suffix Indicates specific device options or shipment method N : Lead-free packaging ES : Engineering sample 表 14 に Cyclone V ST の最大リソース数を示します リソース D5 D6 LE (K) ALM 32,075 41,509 レジスタ 128, ,036 メモリ (Kb) M10K 3,970 5,140 MLAB 可変精度 DSP ブロック x 18 乗算器 FPGA PLL (1) 6 6 HPS PLL Gbps のトランシーバ 9 9 FPGA GPIO HPS I/O LVDS Cyclone V

15 PCIe ハード IP ブロック 2 2 FPGA ハード メモリ コントローラ 1 1 HPS ハード メモリ コントローラ 1 1 ARM Cortex-A9 MPCore プロセッサ デュアル コア デュアル コア 表 14 の注 : リソース (1) PLL には 汎用小数 PLL およびトランシーバ小数 PLL が含まれています 表 15 に Cyclone V ST のパッケージ プランを示します F896 (31 mm) FPGA GPIO HPS I/O XCVR D D D5 D6

16 表 16 に Cyclone V デバイスのパッケージおよび集積度間のバーティカル マイグレーション機能を示します バリアント Cyclone V E Cyclone V GX Cyclone V GT Cyclone V SE Cyclone V SX Cyclone V ST A2 A4 A5 A7 A9 C3 C4 C5 C7 C9 D5 D7 D9 A2 A4 A5 A6 C2 C4 C5 C6 D5 D6 パッケージ F256 U324 U484 F484 U672 F672 F896 F1152 表 16 の注 : (1) 矢印は バーティカル マイグレーション パスを示しています 各バーティカル マイグレーション パスが含まれているデバイスは 影付きで示されています (2) また デバイスが同じ専用ピン コンフィギュレーション ピン および電源ピンを持っている場合 同じパッケージ オプション内のデバイス集積度間でマイグレーションすることができます 1 ピン マイグレーションの互換性を確認するには Quartus II ソフトウェアの Pin Planner 内にある Pin Migration View ウィンドウを使用します f ピン マイグレーションの互換性の確認について詳しくは Quartus II Handbook の I/O Management の章を参照してください Cyclone V

17 Cyclone V デバイスは 28 nm ALM をロジック ファブリックの基本的なビルディング ブロックとして使用します 図 7 に示すように ALM は レジスタを多用するデザインでタイミング クロージャを向上しやすくするために また 前世代よりも高いデザイン パッキング機能を実現しやすくするために 4 つの専用レジスタを持っている 8 入力フラクチャブル ルック アップ テーブル (LUT) を使用します Cyclone V Device Adaptive LUT Full Adder Reg Reg Reg 8 Full Adder Reg ユーザーは MLAB を使用して分配されるメモリとして Cyclone V デバイス内の ALM の最大 25% をコンフィギュレーションすることができます 詳しくは 20 ページの エンベデッド メモリの容量 を参照してください Cyclone V デバイスは これらの機能をサポートする可変精度 DSP ブロックを機能させます ネイティブで 9x9 18 x 18 および 27 x 27 ビットの範囲の信号処理精度をサポートするようにコンフィギュレーション可能 64 ビットのアキュムレータ 18 ビットおよび 27 ビット モードの両方で使用可能なハード プリ加算器 効率的でシストリックな有限インパルス応答 (FIR) フィルタ用のカスケードされた出力加算器 18 ビットまたは 27 ビット モードでの各乗算器用の深度 8 の内部係数レジスタ バンク 完全に独立している乗算器の動作 複雑な積和ファンクションに対応するためのセカンド アキュムレータのフィードバック レジスタ

18 シングル精度またはダブル精度の浮動小数点演算用の効率的なサポート Quartus II デザイン ソフトウェアによるすべてのモードのインフェラビリティ 表 17 に いくつかの使用方法の例として 関連する DSP ブロック コンフィギュレーションを示します 使用方法 乗算器のサイズ ( ビット ) DSP ブロック リソース ビデオ アプリケーション用の低精度の固定小数点 3 つの 9x9 1 FIR フィルタの中精度の固定小数点 2 つの 18 x 18 1 FIR フィルタおよび一般的な DSP の使用方法 高精度の固定小数点または浮動小数点の実装 累積付きの 2 つの 18 x 18 累積付きの 1 つの 27 x 27 ユーザーは 独立している 3 つの 9x9 2 つの 18 x 18 または 1 つの 27 x 27 の乗算器としてのコンパイル中に各 DSP ブロックをコンフィギュレーションすることができます 専用の 64 ビットのカスケード バスを使用して より高精度の DSP ファンクションを効率的に実装するために複数の可変精度 DSP ブロックをカスケードすることができます 表 18 に 各 Cyclone V デバイスのビット精度によって可変精度 DSP リソースを示します 1 1 バリアント Cyclone V E Cyclone V GX Cyclone V GT 可変精度 DSP ブロック 独立した入力および出力乗算演算子 18 x 18 乗算器 9x9 乗算器 18 x 18 乗算器 27 x 27 乗算器 加算器モード 36 ビット入力に加算する 18 x 18 乗算器 加算器 A A A A A , C C C C C , D D D , Cyclone V

19 バリアント Cyclone V SE Cyclone V SX Cyclone V ST 可変精度 DSP ブロック 独立した入力および出力乗算演算子 18 x 18 乗算器 9x9 乗算器 18 x 18 乗算器 27 x 27 乗算器 加算器モード 36 ビット入力に加算する 18 x 18 乗算器 加算器 A A A A C C C C D D Cyclone V エンベデッド メモリ ブロックは 柔軟性が高く 小規模および大規模メモリ アレイの最適な量を提供するようにデザインされています Cyclone V デバイスには 2 つのタイプのエンベデッド メモリ ブロックが含まれています 10 Kb の M10K ブロック 専用メモリ リソースのブロックです M10K ブロックは 多数の独立したポートを提供している間では より大規模なメモリ アレイにとって理想的です 640 ビットの MLAB 兼用ロジック アレイ ブロック (LAB) からコンフィギュレーションされる拡張されたメモリ ブロックです MLAB は 幅広く深度の浅いメモリ アレイにとって理想的です

20 表 19 に 各 Cyclone V デバイスのメモリ ブロックの容量と分配を示します バリアント Cyclone V E Cyclone V GX Cyclone V GT Cyclone V SE Cyclone V SX Cyclone V ST M10K MLAB トータル RAM ビッ ブロック RAM ビット RAM ビットブロックト数数 (Kb) 数 (Kb) ( ビット ) A , ,956 A , ,383 A , ,884 A , ,696 A9 1,220 12, ,717 13,917 C , ,349 C , ,795 C , ,884 C , ,696 C9 1,220 12, ,717 13,917 D , ,884 D , ,696 D9 1,220 12, ,717 13,917 A , ,538 A , ,460 A , ,450 A , ,761 C , ,538 C , ,460 C , ,450 C , ,761 D , ,450 D , ,761 Cyclone V

21 表 20 に Cyclone V デバイス用にサポートされているメモリのコンフィギュレーションを示します メモリ ブロック 容量 ( ビット ) プログラマブルな幅 MLAB 32 x1, x2, x4, x8, x9, x10, x16, x18, or x20 M10K 256 x40 または x x20 または x16 1K x10 または x8 2K x5 または x4 4K x2 8K x1 Cyclone V デバイスは 最大 550 MHz での動作が可能な 16 個のグローバル クロック ネットワークを持っています クロック ネットワークのアーキテクチャは アルテラのグローバル エリア およびペリフェラル クロック ネットワークに基づいています このクロックの構造は 専用クロック入力ピンおよび小数 PLL によってサポートされています 1 消費電力を低減させるために Quartus II ソフトウェアは クロック ネットワークのすべての未使用セクションを識別して それらをパワー ダウンします Cyclone V デバイスの PLL は 以下の機能をサポートします 周波数合成 オンチップ クロック デスキュー ジッタ減衰 カウンタ リコンフィギュレーション プログラマブル出力クロック デューティ サイクル PLL カスケード接続 基準クロック スイッチオーバー プログラマブル帯域幅 PLL のユーザー モード リコンフィギュレーション 各小数 PLL 用の低消費電力モード ダイナミック フェーズ シフト ダイレクト モード ソース シンクロナス モード ゼロ遅延バッファ モード 外部フィードバック モード および LVDS 補償モード

22 整数 PLL だけでなく Cyclone V デバイスは 小数 PLL アーキテクチャを使用します デバイスには それぞれ 9 個の出力カウンタを持っている PLL が最大 8 個あります PLL の使用を低減させるために 2 つの方法によって出力カウンタを使用することができます 小数 PLL を使用することによって ボード上で必要とされるオシレータの数を低減させます シングルの基準クロック ソースからの複数のクロック周波数を合成することによって デバイス内で使用されるクロック ピンの数を低減させます 小数 PLL モードを使用する場合 精度小数 N 周波数合成用の PLL を使用することができます ( デザイン内のオフチップ基準クロック ソースの必要性を削除します ). トランシーバの I/O に使用されないトランシーバ小数 PLL は FPGA ファブリックによって汎用小数 PLL として使用することができます Cyclone V デバイスは 高度にコンフィギュレーション可能な GPIO を提供します 以下のリストは GPIO の機能を示しています プログラマブル バス ホールドおよびウィーク プルアップ プログラマブル差動出力電圧 (V OD ) およびプログラマブル プリエンファシスを持っている LVDS 出力バッファ 終端でのインピーダンス変化を制限するための OCT キャリブレーションを持っているすべての I/O バンク用のオンチップ並列終端 (R T OCT) シグナル インテグリティ用の共通バス上にリードまたはライトのどちらがあるかということに応じて シリアルおよび並列終端の間をスワップできるオンチップ ダイナミック終端 ユーザーの I/O としてコンフィギュレーションすることができる未使用電圧リファレンス (VREF) ピン 細かいアーキテクチャおよび荒いアーキテクチャを持っている遅延ロック ループ (DLL) 遅延チェイン および入力レジスタ パス内のハード リード FIFO を使用して タイミング クロージャを容易に実現するためのサポート Cyclone V GX GT SX および ST デバイスには パフォーマンス 使いやすさ および機能向上のためにデザインされている PCIe ハード IP が含まれています PCIe ハード IP は MAC データ リンク およびトランザクション レイヤから構成されています PCIe ハード IP は 最大のレーン コンフィギュレーション用の PCIe Gen2 および Gen1 のエンド ポイントをサポートします PCIe Gen2 x4 のサポートには PCIe との互換性があります Cyclone V

23 図 8 に示すように PCIe のエンドポイント サポートには 最大 8 つのファンクションのためのマルチファンクション サポートが含まれています 統合マルチファンクション サポートは 複数のペリフェラルが必要な PCIe デザインの最大 20,000 の LE による FPGA ロジック要件を低減させます External System Cyclone V Device Host CPU Memory Controller Root Complex PCIe RP PCIe Link PCIe EP SPI GPIO I 2 C USB Local Peripheral 1 Local Peripheral 2 CAN GbE ATA Bridge to PCIe Cyclone V の PCIe ハード IP は コア ロジックから独立して動作します この独立した動作によって Cyclone V デバイスが他の FPGA の部分でプログラミング ファイルをロードしている間に PCIe リンクは 100 ms 以内にウェイクアップおよびリンク トレーニングを完成することができます 更に Cyclone V デバイス内の PCIe ハード IP は 改善されたエンド ツー エンドのデータパス保護を ECC を使用して提供します このセクションでは Cyclone V デバイス内の外部メモリ インタフェースの概要を説明します Cyclone V デバイスは DDR3 DDR2 および LPDDR2 SDRAM デバイス用の最大 2 個のハード メモリ コントローラをサポートします 各コントローラは 2 つのチップ選択およびオプションの ECC を持っている最大集積度 4 Gb の 8 ビット ~ 32 ビットのコンポーネントをサポートします Cyclone V SoC FPGA では HPS 内のハード メモリ コントローラは DDR3 DDR2 および LPDDR2 SDRAM デバイスをサポートします また Cyclone V デバイスは 最大の柔軟性を確保するための DDR3 DDR2 および LPDDR2 SDRAM デバイス用のソフト メモリ コントローラもサポートします

24 表 21 に Cyclone V デバイスの外部メモリ インタフェースのパフォーマンスを示します インタフェース 電圧 (V) ハード コントローラ (MHz) ソフト コントローラ (MHz) DDR3 SDRAM DDR3L SDRAM DDR3U SDRAM DDR2 SDRAM LPDDR2 SDRAM Cyclone V

25 Cyclone V デバイスは 各チャネルで最大 88 mw の消費電力と見積もられる 業界で最も低い消費電力の 5 Gbps のトランシーバを提供します Cyclone V トランシーバは 幅広いプロトコルおよびデータ レートに対応するようにデザインされています 図 9 に示すように トランシーバは デバイスの左の外側端に配置されています トランシーバ チャネルは フィジカル メディア アタッチメント (PMA) フィジカル コーディング サブレイヤ (PCS) およびクロック ネットワークで構成されています I/O, LVDS, and Memory Interface Hard Memory Controller Transceiver PMA Blocks Fractional PLLs Hard PCS Blocks PCIe Hard IP Blocks Fractional PLLs I/O, LVDS, and Memory Interface Transceiver Hard PMA PCS Transceiver Hard PMA PCS Transceiver Hard PMA PCS Transceiver Individual Channels Fractional PLL Clock Networks Hard Memory Controller I/O, LVDS, and Memory Interface Distributed Memory Core Logic Fabric and MLABs M10K Internal Memory Blocks Variable-Precision DSP Blocks 図 9 の注 : (1) この図は トランシーバを持っている Cyclone V FPGA を表しています 他の Cyclone V デバイスは ここで示すものとは異なるフロア プランを持っている可能性があります

26 トランシーバへのカップリングからコアおよび I/O ノイズを防止するために PMA ブロックは チップの残りの部分から分離されています ( 最適なシグナル インテグリティを確保するためです ) トランシーバでは 未使用レシーバ PMA のチャネル PLL を追加の送信 PLL として使用することができます 表 22 に トランシーバの PMA 機能を示します 機能バックプレーン サポート PLL ベースのクロック リカバリプログラマブル デシリアライゼーションおよびワード アラインメント イコライゼーションおよびプリエンファシス リング オシレータの送信 PLL 入力基準クロックの範囲トランシーバ ダイナミック リコンフィギュレーション 機能の説明最大 5 Gbps の機能の駆動 優れたジッタ許容値 高い柔軟性のデシリアライゼーション幅およびコンフィギュレーション可能なワード アラインメント パターン 最大 6 db のプリエンファシス 最大 4 db のイコライゼーション およびデシジョン フィードバック イコライザ (DFE) なし 614 Mbps ~ 5Gbps 20 MHz ~ 400 MHz 他のチャネルの動作に影響されずにシングル チャネルのリコンフィギュレーションを可能にします Cyclone V のコア ロジックは トランシーバのデータ レートおよびプロトコルに応じて 8 ビット 10 ビット 16 ビット 20 ビット 32 ビット または 40 ビットのインタフェースを経由して PCS に接続します Cyclone V デバイスには PCIe Gen および Gen2 XAUI ギガビット イーサネット (GbE) Serial RapidIO (SRIO) および CPRI(Common Public Radio Interface) をサポートする PCS ハード IP が含まれています 614 Mbps ~ 5.0 Gbps のほとんどの標準および独自のプロトコルは サポートされます Cyclone V

27 表 23 に トランシーバの PCS 機能を示します PCS サポート 3 Gbps および 5 Gbps 基本 PCIe Gen1:x1 x2 x4 PCIe Gen2:x1 x2 x4 (1) データ レート (Gbps) ~ および 5.0 GbE 1.25 XAUI HiGig 3.75 SRIO 1.3 および 2.1 SDI SD/HD および 3G-SDI JESD204A シリアル ATA Gen1 および Gen2 CPRI 4.1 (3) OBSAI RP ~ (2) および (2) ~ および ~ ~ トランスミッタ データパス フェーズ補償 FIFO バイト シリアライザ 8B/10B エンコーダ トランスミッタ ビットスリップ 専用 PCIe PHY IP コア PIPE 2.0 インタフェースからコア ロジックへ プリセット機能を持っているカスタム PHY IP コア GbE トランスミッタ同期ステート マシーン 専用 XAUI PHY IP コア 4 つのチャネルを結合するための XAUI 同期ステート マシーン プリセット機能を持っているカスタム PHY IP コア SRIO バージョン 2.1 対応の x2 および x4 のチャネル結合 プリセット機能を持っているカスタム PHY IP コア プリセット機能を持っているカスタム PHY IP コア 電気的アイドル 専用確定的レイテンシ PHY IP コア トランスミッタ (TX) マニュアル ビット スリップ モード レシーバ データパス ワード アライナ デスキュー FIFO レート マッチ FIFO 8B/10B デコーダ バイト デシリアライザ バイト オーダリング レシーバ位相補償 FIFO 専用 PCIe PHY IP コア PIPE 2.0 インタフェースからコア ロジックへ プリセット機能を持っているカスタム PHY IP コア GbE レシーバ同期ステート マシーン 専用 XAUI PHY IP コア 4 つのチャネルをリアライメントするための XAUI 同期ステート マシーン プリセット機能を持っているカスタム PHY IP コア SRIO バージョン 2.1 対応の x2 および x4 のデスキュー ステート マシーン プリセット機能を持っているカスタム PHY IP コア プリセット機能を持っているカスタム PHY IP コア 信号検出 非同期 SSC の広範囲拡散 専用確定的レイテンシ PHY IP コア レシーバ (RX) 確定的レイテンシ ステート マシーン

28 PCS サポート データ レート (Gbps) トランスミッタ データパス レシーバ データパス V-by-One HS 3.75( 最大 ) DisplayPort 1.2 (4) 1.62 およびカスタム PHY IP コア 2.7 カスタム PHY IP コア 非同期 SSC の広範囲拡散 表 23 の注 : (1) PCIe Gen2 は Cyclone V GT デバイス用のみにサポートされています PCIe Gen2 x4 サポートは PCIe と互換性があります (2) 0.27 Gbps および Gbps のデータ レートは FPGA ファブリック内に実装する必要があるオーバサンプリングのユー ザー ロジックを使用してサポートされます (3) 高電圧の出力モード (1000-BASE-CX) は サポートされません (4) 特性評価待ちです Cyclone V

29 各 SoC FPGA は シングル デバイス内で FPGA ファブリックおよびの HPS を組み合わせます この組み合わせは 3 つの方法によって ハード IP の消費電力およびコストの節約と共にプログラマブル ロジックの高い柔軟性を提供します ディスクリート エンベデッド プロセッサを解消することによって ボード スペース システムの消費電力 および部品コストを削減します ハードウェアおよびソフトウェアの両方の最終製品の差別化を可能にして 実質的にどのインタフェース規格もサポートできるようにします 製品寿命を長くして ハードウェアおよびソフトウェアのインフィールド アップデートを通して収益を拡張します 図 10 に示すように HPS は デュアル コア ARM Cortex-A9 MPCore プロセッサ ペリフェラルの豊富なセット および共有マルチポート SDRAM メモリ コントローラから構成されています Configuration Controller FPGA-to-HPS HPS-to-FPGA Lightweight HPS-to-FPGA FPGA Fabric FPGA-to-HPS SDRAM FPGA Manager HPS Debug Access Port ETR (Trace) SD/MMC Controller Ethernet MAC (2x) Level 3 Interconnect CPU0 ARM Cortex-A9 with NEON/FPU, 32 KB Instruction Cache, 32 KB Data Cache, and Memory Management Unit MPU Subsystem ARM Cortex-A9 MPCore CPU1 ARM Cortex-A9 with NEON/FPU, 32 KB Instruction Cache, 32 KB Data Cache, and Memory Management Unit Multiport DDR SDRAM Controller with Optional ECC USB OTG (2x) NAND Flash Controller DMA Controller ACP STM SCU Level 2 Cache (512 KB) 64 KB Boot ROM 64 KB On-Chip RAM Peripherals (UART, Timer, I 2 C, Watchdog Timer, CAN, GPIO, SPI, Clock Manager, Reset Manager, Scan Manager, System Manager, and Quad SPI Flash Controller)

30 各イーサネット MAC USB OTG NAND フラッシュ コントローラ および SD/MMC コントローラ モジュールは それぞれ統合 DMA コントローラを持っています オフチップと通信するペリフェラルは 他のペリフェラルと共に HPS ピン レベルでマルチプレクサ化されます これによって PCB 上の他のデバイスにインタフェースするペリフェラルを選択できるようになります 統合 DMA コントローラを持っていないモジュールでは 追加の DMA コントローラ モジュールが 広帯域幅データ転送の最大 8 個のチャネルを提供します デバッグ アクセス ポートは インタフェースから業界標準 JTAG デバッグ プローブに至るまで提供し ソフトウェア開発を容易に行うために ARM CoreSight デバッグおよびコア トレースをサポートします AMBA (Advanced Microcontroller Bus Architecture) の AXI (Advanced extensible Interface) 仕様をサポートする HPS FPGA ブリッジは 以下のブリッジから構成されています FPGA-to-HPS AXI ブリッジ FPGA ファブリックが HPS 内のスレーブに対してトランザクションを発行できるようにする 32 ビット 64 ビット および 128 ビットのデータ幅をサポートする高いパフォーマンスのバスです HPS-to-FPGA AXI ブリッジ HPS が FPGA ファブリック内のスレーブに対してトランザクションを発行できるようにする 32 ビット 64 ビット および 128 ビットのデータ幅をサポートする高いパフォーマンスのバスです 軽量 HPS-to-FPGA AXI ブリッジ HPS が FPGA ファブリック内のスレーブに対してトランザクションを発行できるようにする低いパフォーマンスの 32 ビット幅バスです このブリッジは 基本的に FPGA ファブリック内のペリフェラルへのコントロールおよびステータス レジスタ (CSR) アクセス用に使用されます また HPS FPGA AXI ブリッジは FPGA ファブリック内に実装されたマスタが HPS 内の 1 つまたは両方のマイクロプロセッサと共にメモリを共有できるようにします また 各ブリッジは FPGA ファブリックおよび HPS の間で転送されるデータ用に非同期クロック クロッシングを提供します HPS SDRAM コントローラ サブシステムには FPGA ファブリック (FPGA-to-HPS SDRAM インタフェースを経由して ) レベル 2(L2) キャッシュ およびレベル 3 (L3) システム インタコネクトの間で共有されるマルチポート SDRAM コントローラおよび DDR PHY が含まれています FPGA-to-HPS SDRAM インタフェースは AMBA AXI および Avalon Memory-Mapped(Avalon-MM) インタフェース規格をサポートして FPGA ファブリック内に実装されたマスタによるアクセス用として最大 6 個の個別のポートを提供します メモリのパフォーマンスを最大にするために SDRAM コントローラ サブシステムは コマンドおよびデータ リオーダリングの機能 エージング付きのラウンド ロビン アービトレーション機能 および高優先度のバイパス機能をサポートします SDRAM コントローラ サブシステムは 最大 400 MHz(800 Mbps のデータ レート ) での動作で最大 4Gb の DDR2 DDR3 または LPDDR2 をサポートします Cyclone V

31 FPGA ファブリックおよび SoC FPGA 内の HPS は 個別に電源が供給されます ダイナミック消費電力を低減させるために クロック周波数を低減させるまたはクロックをゲートすることができます または トータル システム消費電力を削減するために FPGA ファブリック全体をシャット ダウンすることができます ユーザーは デザインの高い柔軟性によって 任意の順序で別々に FPGA ファブリックのコンフィギュレーションおよび HPS のブートをすることができます ユーザーは 別々に HPS をブートすることができます HPS の実行後 HPS は ソフトウェアの制御下でいつでも完全にまたは部分的に FPGA ファブリックをリコンフィギュレーションすることができます また HPS は FPGA コンフィギュレーション コントローラを経由して ボード上の他の FPGA をコンフィギュレーションすることもできます HPS および FPGA ファブリックを一緒にパワー アップして まず FPGA ファブリックをコンフィギュレーションし その後 FPGA ファブリックにアクセス可能なメモリから HPS をブートすることができます 1 FPGA ファブリックおよび HPS が個別のパワー ドメイン上であるにもかかわらず FPGA ファブリックが必要に応じたパワー アップまたはパワー ダウンの動作中に HPS はパワー アップの状態である必要があります ハードウェア開発では Quartus II ソフトウェア内の Qsys システム統合ツールを使用して HPS をコンフィギュレーションして FPGA ファブリック内のソフト ロジックを HPS インタフェースに接続することができます ソフトウェア開発では ARM ベースの SoC FPGA デバイスは ARM Cortex-A9 MPCore プロセッサに使用可能な豊富なソフトウェア開発エコシステムを継承しています アルテラの SoC FPGA 用のソフトウェア開発プロセスは 他のメーカによる他の SoC デバイスのプロセスと同じステップに従います Linux VxWorks および他のオペレーティング システムのサポートは SoC FPGA に使用可能です オペレーティング システム サポートの可用性について詳しくは Altera sales team にお問い合わせください ユーザーは アルテラの SoC FPGA Virtual Target 上でデバイス固有ファームウェアおよびソフトウェア開発を開始することができます Virtual Target は ターゲット開発システムの高速 PC ベースの機能シミュレーションです (PC 上で実行する完全な開発ボードのモデルです ) Virtual Target は 未変更の実際のハードウェア上で実行できるデバイス固有製品のソフトウェアの開発を可能にします Cyclone V デバイスは ダイナミック リコンフィギュレーションおよびパーシャル リコンフィギュレーションをサポートします

32 ダイナミック リコンフィギュレーション機能によって 隣接するチャネル上のデータ転送に影響を与えることなく トランシーバのデータ レート PMA 設定 またはチャネルのプロトコルをダイナミックに変更することができるようになります この機能は 実行時のマルチプロトコルまたはマルチレートのサポートを必要とするアプリケーションにとって理想的です ダイナミック リコンフィギュレーションを使用して PMA および PCS のブロックをリコンフィギュレーションすることができます パーシャル リコンフィギュレーションによって デバイスのほかのセクションの動作中にデバイスの一部をコンフィギュレーションできるようになります この機能は サービスを停止することなく機能を更新または調整できるようにするため クリティカルなアップタイム要件を持っているシステムにとって重要です コストおよび消費電力の低減とは別に パーシャル リコンフィギュレーションは 同時に動作しないデバイス ファンクションを配置する必要がないため デバイスの効率的なロジック集積度を向上させます そのかわり これらのファンクションを外部メモリに格納し ファンクションが必要な時にいつでもそれらをロードすることができます この機能は シングル デバイス上の複数のアプリケーションのボード スペースの節約および消費電力の節約を可能にするため デバイスのサイズを低減させます アルテラは Quartus II デザイン ソフトウェアで提供されるインクリメンタル コンパイルおよびデザイン フローの上にこの機能を構築することによって パーシャル コンフィギュレーションの時間のかかるタスクを容易にします Altera ソリューションを使用すれば パーシャル リコンフィギュレーションを実行するために すべての複雑なデバイス アーキテクチャの詳細を理解する必要はありません パーシャル リコンフィギュレーションは FPP x16 のコンフィギュレーション インタフェースを経由してサポートされます デバイス コアおよびトランシーバの両方で同時にパーシャル リコンフィギュレーションを可能にするために ダイナミック リコンフィギュレーションを持っているタンデムでパーシャル リコンフィギュレーションをシームレスに使用することができます Cyclone V

33 Cyclone V デバイスは 1.8 V 2.5 V 3.0 V および 3.3 V のプログラミング電圧およびいくつかのコンフィギュレーション モードをサポートします 表 24 に Cyclone V デバイスにサポートされるコンフィギュレーション モードおよび機能を示します モード EPCS および EPCQ シリアル コンフィギュレーション デバイスを経由する AS CPLD または外部マイクロコントローラを経由する PS FPP データ幅 1 ビット 4 ビット 最大クロック レート (MHz) 最大データ レート (Mbps) 圧縮復元 デザイン セキュリティ パーシャル リコンフィギュレーション リモート システム アップデート 80 使用可使用可 使用可 1 ビット 使用可使用可 8 ビット 125 使用可 使用可 パラレル 16 ビット 125 使用可 使用可 使用可 フラッシュ ローダ CvP(PCIe) x1 x2 および 使用可 使用可 使用可 x4 レーン JTAG 1 ビット 外部フラッシュまたは ROM を使用するかわりに CvP を使用して PCIe を経由して Cyclone V デバイスをコンフィギュレーションすることができます CvP モードは 使いやすい PCIe ハード IP ブロック インタフェースを使用して 最速のコンフィギュレーション レートおよび柔軟性を提供します Cyclone V CvP 実装は PCIe 100 ms のパワー アップ ツー アクティブ時間要件に準拠します f CvP について詳しくは Configuration via Protocol (CvP) Implementation in Altera FPGAs User Guide を参照してください FPGA アーキテクチャ機能 プロセス技術 および電力効率用にデザインされたトランシーバを活用することにより Cyclone V デバイスは 前世代の Cyclone FPGA よりも少ない消費電力で済みます 全デバイス コア消費電力 最大 40% 未満です トランシーバ チャネル消費電力 最大 50% 未満です 更に Cyclone V には ロジック リソースを低減して同等のソフト実装よりも最大 25% の大幅な電力節約を実現するいくつかのハード IP ブロックが含まれています

34 表 25 に 本資料の改訂履歴を示します 日付 バージョン 2012 年 7 月 年 6 月 2.O 2012 年 2 月 年 11 月 1.1 変更内容 PCIe Gen2 x4 レーン コンフィギュレーションのサポートを追加 (PCIe 互換性 ) 資料の再構築 エンベデッド メモリの容量 および エンベデッド メモリのコンフィギュレーション のセクションの追加 表 1 表 3 表 16 表 19 および表 20 の追加 表 2 表 4 表 5 表 6 表 7 表 8 表 9 表 10 表 11 表 12 表 13 表 14 表 17 表 18 の更新 図 1 図 2 図 3 図 4 図 5 図 6 および図 10 の更新 FPGA コンフィギュレーションおよびプロセッサのブート および ハードウェアおよびソフトウェアの開発 のセクションの更新 資料を通してテキストの編集 表 1 2 表 1 3 および表 1 6 の更新 1 4 ページの Cyclone V Family Plan および 1 15 ページの Clock Networks and PLL Clock Sources の更新 図 1 1 および図 1 6 の更新 表 1 1 表 1 2 表 1 3 表 1 4 表 1 5 および表 1 6 の更新 図 1 4 図 1 5 図 1 6 図 1 7 および図 1 8 を便新 1 18 ページの System Peripherals 1 19 ページの HPS FPGA AXI Bridges 1 19 ページの HPS SDRAM Controller Subsystem 1 19 ページの FPGA Configuration and Processor Booting および 1 20 ページの Hardware and Software Development の更新 テキストのマイナーな編集 2011 年 10 月 1.0 初版 Cyclone V