高知工科大学 修士論文 In-Ga-Zn-O 薄膜トランジスタの 低温形成および特性 信頼性制御 Electrical properties and reliability of low-temperature processed In-Ga-Zn-O thin-film transistors 平

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1 高知工科大学 修士論文 In-Ga-Zn-O 薄膜トランジスタの 低温形成および特性 信頼性制御 Electrical properties and reliability of low-temperature processed In-Ga-Zn-O thin-film transistors 平成 29 年 3 月 21 日工学研究科基盤工学専攻物質生命システム工学コース氏名 : 辰岡玄悟 指導教員 古田守教授

2 目次 第 1 章序論 1.1 はじめに TFT 構造および伝達特性の導出方法 研究背景 FPD 応用へ向けた TFT の要求性能 フレキシブルディスプレイ実現に向けた課題 TFT の種類と特徴 IGZO TFT の課題 研究目的 本論文の構成... 7 参考文献... 8 第 2 章フッ素含有絶縁膜を用いた高性能 高信頼性 IGZO TFT 形成 2.1 高信頼性 IGZO TFT 実現への試み フッ素による欠陥補償メカニズム フッ素含有絶縁膜を用いた TFT 作製プロセス フッ素含有絶縁膜を用いた TFT の特性および信頼性評価 TFT 初期特性のポストアニール時間依存性 ポジティブゲートバイアス熱ストレス試験による信頼性評価 各種 TFT の膜中フッ素濃度 TFT 特性 信頼性と膜中フッ素濃度の相関関係の考察 参考文献 第 3 章フッ素含有絶縁膜のエッチングストッパー層 (ESL) 応用 3.1 エッチングストッパー層 (ESL) 応用の目的 評価方法 装置概要 Van der Pauw 法概要 測定装置構成 SiO x:f 成膜が IGZO に与える影響の評価 TFT の ESL 応用 考察および今後の展望 参考文献... 27

3 第 4 章有機絶縁膜を用いた IGZO TFT の低温形成 4.1 フレキシブル TFT への要求 塗布型有機絶縁膜および TFT 構造の選定理由 セルフアライン型 トップゲート (SA-TG) 構造 TFT の低温形成 SA-TG 構造 IGZO TFT 作製プロセス TFT 初期特性および PL 導入の意義 大気環境および真空環境下における信頼性評価 大気安定性向上への試み パッシベーション層形成 層間絶縁層材料の変更 特性 信頼性向上への取り組み 今後の展望 フレキシブル IGZO TFT 作製 参考文献 第 5 章総括と展望 研究業績 謝辞... 44

4 第 1 章 序論 1.1 はじめに 近年の情報化社会の発展において 表現手法の幅を広げることや より多くの情報を伝達することに向けた視聴覚技術の進歩は必要不可欠である 中でも視覚情報は 人間が情報を摂取する上で特に重要な役割を果たすため 人と情報との繋がりを強めていく上でディスプレイデバイスの技術発展は非常に大きな意味を持つと言える 現在普及されているディスプレイデバイスには 主に液晶ディスプレイ (LCD: Liquid Crystal Display) や有機 EL(OLED: Organic Light Emitting Diode) ディスプレイ等のフラットパネルディスプレイ (FPD: Flat Panel Display) が用いられている これら FPD の駆動には薄膜トランジスタ (TFT: Thin-Film Transistor) と呼ばれる電子デバイスが用いられており TFT の特性はディスプレイの表示機能に大きな影響を与える したがって ディスプレイの高精細化 大画面化 高効率化等の改良の背景には TFT 作製技術の発展があり TFT に用いられている半導体材料に応じた研究開発が進められてきた 中でも TFT の半導体活性層に非晶質酸化インジウム ガリウム 亜鉛 (In-Ga-Zn-O, IGZO) を用いた IGZO TFT は 従来用いられてきた水素化非晶質シリコン TFT と比較し高い電界効果移動度を有し スパッタ法による室温形成が可能であることから 高精細や大画面 フレキシブルディスプレイといった次世代ディスプレイ応用に向けた技術として期待され活発な研究が行われている [1] 1.2 TFT 構造および伝達特性の導出方法 [2] TFT は電界効果トランジスタの一種であり 金属 / 酸化膜 ( 絶縁体 )/ 半導体 (MOS: Metal/Oxide/ Semiconductor) の積層構造によって構成される それぞれの膜厚がナノスケールによって形成されるため 厚みが薄いことから薄膜トランジスタと呼ばれる また 半導体と金属電極の位置関係により TFT 構造が大きく分類されるが 本研究グループでは主に図 1.1 に示すようなエッチングストッパー層を有するボトムゲート構造 TFT を用いている このような TFT では 半導体層 ( チャネル層 ) は通常時高い絶縁性 ( オフ状態 ) を示すが 金属電極 ( ゲート電極 ) にゲート電圧 (V g) を印加することでチャネル層に蓄積層を形成し抵抗率が減少する その後 ソース ドレイン (S/D) 電極間にドレイン電圧 (V d) を印加することで ドレイン電流 (I d) が指数関数的に上昇しスイッチング動作 ( オン状態 ) を示す 1

5 Source Oxide Semiconductor Oxide Metal Glass substrate Drain 図 1.1 エッチングストッパー層を有するボトムゲート構造 TFT の断面模式図 次に TFT 特性値の算出方法に関して述べる 本研究では主に 電界効果移動度 (μ FE: Field Effect mobility) 閾値電圧 (V th: Threshold Voltage) サブスレッショルドスイング値 (S 値 ) ヒ ステリシス (ΔV H) に関して議論を行う まず 電界効果移動度に関して導く V d<(v g-v th) となる領域 ( 線形領域 ) では I d は V d と比 例関係にあり 線形領域における線形移動度を μ lin. チャネル幅を W チャネル長を L 単位面 積あたりのゲート絶縁膜のキャパシタンスを C i で表すと 線形領域の I d は (1.1) 式により与え られる I d = μ Lin.WC i [(V L g V th )V d 1 2 V d 2 ] (1.1) 尚 V d が小さいとき (1.1) 式中の V d2 の項は無視できる (1.1) 式とチャネルの相互コンダクタ ンス (g m, (1.2) 式 ) を用いることにより μ lin. は (1.3) 式で求められる g m = δi d δv g = μ lin. W L C iv d (1.2) g m μ lin. = L (cm 2 /Vs) (1.3) W C i V d また V d>(v g-v th) となる領域 ( 飽和領域 ) では I d は飽和して V d によらずほぼ一定の値となる この時の I d は (1.4) 式で与えられ 飽和移動度 μ sat. は (1.6) 式で導かれる 尚 μ lin. および μ sat. は V g 依存性を示すが 本研究では最大値を用いた I d = μ sat. W 2L C i(v g V th ) 2 (A) (1.4) δ I d δv g = μ Sat.WC i 2L (1.5) μ sat. = 2L ( δ I 2 d ) WC i δv g 2 (cm 2 /Vs) (1.6) その他のパラメータに関し V th は I d が A に達した際の V g の値 S 値は I d が 10 pa か ら 100 pa に変化するのに要した V g ΔV H は順方向掃引 (V g<0 V 0 V<V g) と逆方向掃引 (V g >0 V 0 V>V g) における V th の差と定義した

6 1.3 研究背景 [2-4] FPD 応用へ向けた TFT の要求性能 現在普及している FPD には一般的に アクティブマトリクス (AM: Active Matrix) 駆動方式が 採用されている 基本的な AM 駆動方式の LCD ディスプレイの一画素は 1 つの TFT と 1 つの保 持容量で構成され 一定の周期 ( フレームレート ) で TFT が選択しオン状態にすることで画素 への充電を行い 次の周期まで電位を保持する よって AM 駆動方式に用いられる TFT には TFT が選択された僅かな時間内に画素電位を充電する性能が求められ フレームレートや画素数 の向上のためには 高い電界効果移動度を有する TFT が求められ (1.7) 式にて説明される μ FE (C LC + C S ) 60 m n W L C i(v g V th ) (1.7) 上式より 液晶容量 C LC フレームレート比 m 走査線数 n の増大に伴い電界効果移動度が要求 されることがわかる また OLED ディスプレイの一画素には 有機 EL 素子を駆動する駆動用 TFT と 駆動用 TFT スイッチングする選択用 TFT の 2 つの TFT が用いられている この駆動用 TFT により有機 EL 素子の発光輝度 L m が制御され L m は駆動用 TFT を流れる電流 I pixel OLED 発光効率 η 発光面 積 a を用いて (1.8) 式により与えられる (A: 定数 ) L m = I pixel η A a (1.8) したがって 十分な輝度を得るためには高いドレイン電流が必要とされ TFT には高い電界効果移動度が求められると共に 輝度バラツキを抑制するために駆動用 TFT の特性均一性が求められる また 選択用 TFT には LCD 駆動用の TFT と比較し高いゲート電圧が印加されるため ゲートバイアスストレスに対する高い信頼性が要求される フレキシブルディスプレイ実現に向けた課題次世代ディスプレイとして フレキシブルディスプレイは薄く 軽く 折り曲げられるといった特徴を有することから 携帯端末や大型ディスプレイへの応用が期待されている フレキシブルディスプレイ用の表示デバイスとしては LCD や OLED ディスプレイが有力候補であり 特に OLED はバックライトが不要であることから薄型化 柔軟化が可能であるためフレキシブルディスプレイへの応用に適している フレキシブルディスプレイに用いられる基板の種類を表 1.1 に示す 薄板ガラスは耐熱性や平坦性 ガスバリア性に優れることから基板上への高品質な素子形成が可能であるが 割れやすいためにフレキシブルデバイス用途としては不完全である メタルホイルは 耐熱性や柔軟性が良好であるものの 表面が粗く 導電性を有することから浮遊容量が大きいといった問題があるため実用化は困難である 対して プラスチックフィルムは低コスト且つ柔軟性 平坦性に優れる 3

7 ことからフレキシブルデバイス用の基板材料として有力な候補である しかし 一般的なプラスチック材料は耐熱性が低く 代表的な材料である PET(polyethylene terephthalate) や PEN (polyethylene naphthalate) の耐熱温度はそれぞれ 110 ºC 155 ºC である [5] PI(polyimide) フィルムに代表される耐熱性に優れる材料もあるが 一般的なフィルムと比較し高価であり透明性にも課題がある よって 実用的には PET や PEN フィルムをフレキシブルディスプレイの基板材料として用いることが望まれ そのためには TFT 作製プロセス温度を基板の耐熱温度以下に抑制することが求められる 表 1.1 各フレキシブル基板の特徴 プラスチック 耐熱フィルム 薄板ガラス メタルホイル 代表材料 PET, PEN PI - ステンレス 最高プロセス温度 180 ºC > 300 ºC 600 ºC > 600 ºC 平坦性 導電性 無 無 無 有 ガスバリア性 ~ 柔軟性 TFT の種類と特徴以上を踏まえ TFT の現行技術について考える TFT の電気的特性や作製プロセスは TFT のチャネル層に用いる半導体材料によって大きく異なり 主に非晶質シリコン (a-si: Amorphous Silicon) 低温多結晶シリコン(LTPS: Low Temperature Poly-Silicon) 酸化物半導体等が挙げられる それぞれの半導体材料に応じた TFT の特徴を表 1.2 にまとめる [6] a-si は プラズマ化学気相堆積 (PE-CVD: Plasma-Enhanced Chemical Vapor Deposition) 法により成膜され 低コスト且つ大面積均一性に優れることから 現在の大型ディスプレイ用 TFT の主流技術である しかし 電界効果移動度は 1 cm 2 /Vs 程度と低く ディスプレイの表示機能の高精細化には限界がある また 非晶質である a-si は近接数原子間での短距離秩序しか持たず長距離秩序が維持でき難いため バンドギャップ中に裾状準位が広がっていることが知られており デバイス応用の際には信頼性や作製再現性が問題となる [7] LTPS は a-si 膜をエキシマレーザーアニールにより結晶化させることで形成する 電界効果移動度が 100 cm 2 /Vs 以上と高く 画素内の TFT だけでなく周辺回路も同時に形成することが可能であることから ディスプレイの小型化 低コスト化に有効である しかし 製造装置が大型になることや 結晶粒界の影響により閾値電圧バラツキが大きいことから大型ディスプレイ用途には不向きである [8] 酸化物半導体は a-si と同様に大面積均一性に優れる非晶質半導体ある 中でも代表的なインジウム ガリウム 亜鉛の酸化物である In-Ga-Zn-O(IGZO) は a-si と比較し 10 cm 2 /Vs を超える高い電界効果移動度を有し 信頼性にも優れる [9] また 非晶質であるために LTPS と比較し 4

8 特性バラツキが良好であるという特徴があることから ディスプレイ用 TFT 用途として一部実 用化もされている 加えて スパッタ法による室温形成が可能であり 前述の耐熱性に劣るプラ スチックフィルム上への直接形成が可能であることも大きな特徴の一つである 表 1.2 各種半導体材料を用いた TFT の特徴比較 a-si TFT LTPS TFT 酸化物半導体 TFT 電界効果移動度 (cm 2 /Vs) < 0.5 > 100 (n 型 ) 10 < 信頼性 閾値電圧均一性 チャネル成膜方法 PE-CVD PE-CVD+ELA SPT プロセス温度 C C RT-350 C 基板材料 Glass, Metal Glass, Metal Glass, Metal, Plastic 製造コスト Low High Low IGZO TFT の課題前項にて IGZO TFT は従来用いられてきた a-si TFT と比較し電界効果移動度と信頼性に優れ LTPS と比較し特性均一性が高く さらに室温形成が可能である特徴を有することを述べた これらの理由より 高精細や大画面 フレキシブル等の次世代ディスプレイ実現に向けた TFT として特に有望であると言える [1] しかし 次世代ディスプレイの実現には TFT 特性の更なる改善が求められ 特にバイアスストレス信頼性の向上は実用化の上で重要な課題である 特に バイアスストレスによる特性劣化として TFT の閾値電圧が変動することが報告されており チャネル膜中やチャネル / 絶縁膜界面への電子トラップがゲートバイアスをスクリーニングすることに起因する閾値電圧の正シフトが主に報告されている [10,11] また IGZO における電子トラップは IGZO 膜中や IGZO/ 絶縁膜界面の酸素欠損 ( 未結合手 ) や配位数が不十分な酸素によりバンドギャップ中にサブギャップ欠陥準位が形成されることが要因であると報告されている [12,13] したがって サブギャップ欠陥準位の低減が IGZO TFT 実用化に向けた課題であり 酸素や水素 フッ素等を用いた酸素欠損補償による欠陥準位の抑制がこれまでに研究されている [13-16] また IGZO は室温形成が可能であるものの 十分な電気的特性を得るためには通常 300 C 以上によるポストアニール処理が必要であり ポストアニール処理を行っていない TFT はヒステリシスやバイアスストレス信頼性に劣ることが報告されている [6,11] 加えて 一般的に IGZO TFT のゲート絶縁膜には PE-CVD 法により成膜した酸化シリコンが用いられているが PE-CVD 法では成膜温度 ( 基板温度 ) の低下に伴い膜質 ( サブギャップ準位密度 絶縁耐圧 ) が劣化する したがって ゲート絶縁膜として十分な膜質を得るためには 300 C で成膜を行う必要がある これらの理由から フレキシブル TFT 作製に際してフレキシブル基板上へ直接 IGZO TFT の形成を行うことは困難であり 低温にて高品質な IGZO 膜およびゲート絶縁膜を形成することが課題とされる 5

9 1.4 研究目的 以上をまとめると 次世代ディスプレイ応用に向けた IGZO TFT の課題として I) IGZO TFT のサブギャップ欠陥準位の抑制による TFT 特性 信頼性の制御と II) プラスチックフィルムの耐熱温度 (150 C) 以下による高性能 高信頼性 IGZO TFT の実現が要求されるといえる そこで本研究では これら課題の解決に向け以下の研究を行った I) フッ素を用いた欠陥補償による IGZO TFT 特性 信頼性の制御本研究グループでは IGZO TFT のパッシベーション層としてフッ素含窒化シリコン膜を成膜し 長時間のポストアニール処理を行うことで絶縁膜中に含まれたフッ素が熱拡散し 酸素欠損を補償することで TFT 特性や信頼性が向上することを報告している [15] そこで本研究では フッ素導入による IGZO TFT の更なる伝達特性 信頼性の向上を目指し フッ素源となるフッ素含有絶縁膜の変更による特性制御 改善を試みると同時に フッ素濃度と TFT 特性の相関関係について評価を行った また パッシベーション層からの熱拡散ではなくチャネル上へ直にフッ素含有絶縁膜を成膜することで より直接的な IGZO TFT の特性 信頼性制御手法の確立を試みた II) 有機絶縁膜を用いた 150 C 以下プロセスによる高性能 高信頼性 IGZO TFT の実現フレキシブルディスプレイ応用を目指した IGZO TFT の低温形成に関する研究として 本研究グループではこれまでに塗布型有機絶縁膜を TFT のゲート絶縁膜およびチャネル保護膜 層間絶縁層として用いた無機 / 有機ハイブリット IGZO TFT の作製を行い フロントチャネル界面形成プロセスを改善することにより最高プロセス温度 150 ºC にて良好な TFT 特性を実現したことを報告している [17] この成果を踏まえ 本研究では塗布型有機絶縁膜を用いた無機/ 有機ハイブリット IGZO TFT の信頼性評価および特性 信頼性の更なる改善に向けた制御技術に関して研究を行った 以上を主な研究指針とし 研究活動に取り組んだ 6

10 1.5 本論文の構成 第 1 章序論 本研究の背景と次世代ディスプレイ応用に向けた IGZO TFT の課題について述べ 本研究の目 的を示した 第 2 章フッ素含有絶縁膜を用いた高性能 高信頼性 IGZO TFT 形成 IGZO TFT 上へフッ素含有酸化シリコンおよびフッ素を含有しない酸化シリコンによるパッシベーション層を形成することにより フッ素導入の有無による特性 信頼性の比較を行った また フッ素含有量が TFT の特性に与える影響に関しても検討した 第 3 章フッ素含有絶縁膜のエッチングストッパー層 (ESL) 応用 より効率的な特性 信頼性制御手法として パッシベーション層やエッチングストッパー層からの熱拡散による間接的なフッ素導入ではなく エッチングストッパー層にフッ素含有絶縁膜を用いることによる直接的なフッ素導入を試みた 第 4 章有機絶縁膜を用いた IGZO TFT の低温形成 有機絶縁膜を用いた最高プロセス温度 150 C にて作製した IGZO TFT の信頼性評価および特 性 信頼性の更なる改善に向けた制御技術に関して研究を行った 第 5 章総括と展望 本論文を総括し 本研究で得られた結果や今後の展望について述べる 7

11 参考文献 [1] K. Nomura et al., Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors, Nature, 432 (2004) 488. [2] 薄膜材料デバイス研究会編, 薄膜トランジスタ, コロナ社, (2008). [3] 山本敏裕, フレキシブルディスプレー用薄膜トランジスターの研究動向, NHK 技研 R&D No.145 (2014) 28. [4] 栗田泰市郎, フレキシブルディスプレーの研究 開発動向, NHK 技研 R&D No.145 (2014) 4. [5] 帝人デュポンフィルム株式会社, テオネックス, (2017 年 3 月 9 日 ). [6] T. Kamiya et al., Present status of amorphous In-Ga-Zn-O thin-film transistors, Sci. Technol. Adv. Mater. 11 (2010) [7] F. Yonezawa 編, Fundamental Physics of Amorphous Semiconductors, p.119, Springer, (1980). [8] S. Higashi et al., High-quality SiO 2/Si interface formation and its application to fabrication of lowtemperature-processed polycrystalline Si thin-film transistor, Jpn. J. Appl. Phys., 41 (2002) [9] T. Kamiya and H. Hosono, Material characteristics and application of transparent amorphous oxide semiconductors, NPG Asia Mater, 2 (2010) 15. [10] J.-M. Lee et al., Bias-stress-induced stretched-exponential time dependence of threshold voltage shift in InGaZnO thin film transistors, Appl. Phys. Lett., 93 (2008) [11] K. Nomura et al., Origins of threshold voltage shifts in room-temperature deposited and annealed a - In Ga Zn O thin-film transistors, Appl. Phys. Lett., 95 (2009) [12] T. Kamiya et al., Subgap states, doping and defect formation energies in amorphous oxide semiconductor a-ingazno4 studied by density functional theory, Phys. Stat. Sol. (a), 207 (2010) [13] W. Körner et al., Origin of Subgap states in amorphous In-Ga-Zn-O, Appl. Phys. Lett., 114 (2013) [14] K. Nomura et al., Depth analysis of subgap electronic states in amorphous oxide semiconductor, a- In-Ga-Zn-O, studied by hard x-ray photoelectron spectroscopy, J. Appl. Phys., 109 (2012) [15] J. Jiang et al., Highly stable fluorine-passivated In-Ga-Zn-O thin-film transistors under positive gate bias and temperature stress, Appl. Phys. Express, 7 (2014) [16] H. Yamazaki et al., The influence of fluorinated silicon nitride gate insulator on positive bias stability toward highly reliable amorphous InGaZnO thin-film transistors, J. Solid State Sci. and Technol., 3 (2014) Q20. [17] T. Toda et al., High performance top-gate and self-aligned In-Ga-Zn-O thin-film transistor using coatable organic insulators fabricated at 150 C, IEEE Electron Device Lett., 37 (2016)

12 第 2 章 フッ素含有絶縁膜を用いた高性能 高信頼性 IGZO TFT 形成 2.1 高信頼性 IGZO TFT 実現への試み IGZO 膜中や IGZO/GI 界面の酸素欠陥 ( 未結合手 ) 由来のサブギャップ欠陥準位への電子トラップは TFT 特性や信頼性に悪影響を及ぼすことが知られている [1,2] 従って これらの欠陥の補償を行うことは良好な TFT 特性 信頼性を得るために必要不可欠であり 従来研究にて様々な手法が提案されている 主な欠陥補償手法として 水素や酸素 フッ素を導入することで欠陥の終端を行う方法が研究されている [2-5] フッ素による欠陥補償として プラズマ処理やイオン注入等の方法により酸化物半導体への導入することによる電気的特性の向上や フッ素含有絶縁膜を TFT のゲート絶縁膜 (GI: Gate Insulator) に用いることによる信頼性の向上が報告されている [6-8] 本研究グループでも IGZO TFT のパッシベーション層 (PSL: Passivation Layer) にフッ素含有絶縁膜を用いることで TFT 特性や信頼性が向上することを報告している [9] そこで本研究では フッ素導入による IGZO TFT の更なる伝達特性 信頼性の向上を目指し フッ素源となるフッ素含有絶縁膜の変更による特性制御 改善を試みると同時に フッ素濃度と TFT 特性の相関関係について評価を行った 2.2 フッ素による欠陥補償メカニズム [9,10] フッ素イオンと酸素イオンはイオン半径が近いために IGZO 中に拡散したフッ素イオンは (2.1) 式に示す酸素欠損 (V O) の補償と (2.2) 式に示す弱結合酸素の置換の 2 つの役割を持つ [11] V o + 2e + F F o + e (2.1) O o X + F F o + e (2.2) (2.1) 式により IGZO/ ゲート絶縁膜界面や IGZO 膜中に存在する酸素欠損に対してフッ素が結合することで欠陥終端した場合 酸素欠損により生成された自由電子 ( キャリア ) の内 1 つの電子が消費されキャリア濃度が減少する 一方で (2.2) 式に示すように酸素イオン (O 2- ) をフ 9

13 ッ素イオン (F - ) で置換すると 価数の差により自由電子が生成され IGZO のキャリア濃度が増大する これは TFT 特性における閾値電圧 (V th) の負シフトや導電膜化の原因となる よって フッ素による酸素欠損補償を行うと同時に過剰なフッ素拡散を抑制することが求められる この問題に対して 本研究グループではエッチングストッパー層 (ESL: Etching Stopper Layer) を有するコンタクトホール (CH) 型 ボトムゲート (BG) 構造 TFT のパッシベーション層としてフッ素含有窒化シリコン (SiN x:f) を成膜し ESL を介してフッ素拡散を行うことで良好な TFT 特性 信頼性が得られることを報告している また IGZO 中の金属とフッ素の結合は 金属と酸素の結合と比較し結合エネルギーにおいて安定である ( 表 2.1)[12] したがって 熱的安定性に優れることもフッ素を用いることの利点の 1 つと言える 表 2.1 結合エネルギー一覧 [12] 酸素 フッ素 In 346 kj/mol 516 kj/mol Ga 374 kj/mol 584 kj/mol Zn 250 kj/mol 364 kj/mol Si 444 kj/mol 595 kj/mol 2.3 フッ素含有絶縁膜を用いた TFT 作製プロセス 本研究では 本グループにて一般的に用いられる ESL を有するコンタクトホール型 ボトムゲート構造を採用した 本研究で作製したフッ素含有絶縁膜を PSL に用いたボトムゲート構造 TFT の作製プロセス工程を図 2.1 に示す 尚 本研究における TFT の基板材料には無アルカリガラス基板 (Corning EAGLE XG 直径 4 インチ 厚さ 0.7 mm) を用い 各層のパターニングにはポジ型フォトレジストとフォトマスク Deep UV 露光装置を用いたフォトリソグラフィーにより行った 初めに1ガラス基板上へ Cr 膜 (50 nm) を DC スパッタ法により成膜し ウェットエッチングによってゲート電極パターニングを行った 次に 2GI として酸化シリコン (SiO x) 膜 ( 150 nm) をプラズマ化学気相堆積 (PE-CVD) 法により設定温度 500 ºC( 基板温度 350 ºC) にて成膜した このとき 原料ガスにはモノシラン (SiH 4) と N 2O ガス 窒素をそれぞれ 2/100/120 sccm 流入し 電力 50 w 圧力 110 Pa にて成膜を行った その後直ちに3IGZO 膜 (45 nm) を DC マグネトロンスパッタ法により成膜した また IGZO 成膜には元素比 In: Ga: Zn = 1: 1: 1 の IGZO ターゲットを用い表 2.2 に示す条件にて成膜を行った IGZO 膜成膜後 CH 4/Ar ガスを用いたドライエッチングにてチャネルパターニング ( チャネル幅 W = 50 μm, チャネル長 L = 20 μm) を行った また 本研究におけるドライエッチングは誘導結合プラズマ (ICP: Inductively Coupled Plasma) エッチング装置を用いて行った その後 4ESL として SiO x 膜 (200 nm) の成膜を PE-CVD 法に 10

14 より設定温度 250 ºC( 基板温度 170 ºC) 成膜ガス流量および電力 圧力は GI 成膜と等しい条件にて行った ESL 形成後 CF 4/O 2 ガスを用いたドライエッチングによってチャネルとソース ドレイン (S/D: Source/Drain) 電極間および ゲート電極と測定用パッド間のコンタクトホールの形成を行った その後 5InSnO(ITO 50 nm) の成膜を DC マグネトロンスパッタ法により行い 更に CH 4/Ar ガスを用いたドライエッチングにより S/D 電極パターニングを行った 最後に 6PSL の成膜を PE-CVD 法にて行い その後測定用バッド上のコンタクトホール形成をドライエッチングによって行った 本研究では PSL におけるフッ素の有無および材料の違いによる比較を行うため フッ素フリー PSL として SiH 4 を主な原料ガスとするフッ素フリー酸化シリコン (SiO x:h) 膜およびフッ素含有 PSL として SiF 4 を主な原料ガスとするフッ素含有酸化シリコン (SiO x:f) 膜 SiO x:f とフッ素含有窒化シリコン (SiN x:f) 膜の積層膜 ( 下層 / 上層 =SiO x:f/sin x:f) を用い 合計 3 種類の TFT の比較を行った 各種 PSL の成膜条件については表 2.3 に示す TFT 作製後 RTA(Rapid Thermal Annealing) を用いて 350 ºC 窒素雰囲気によるポストアニール処理を行い TFT 初期特性および信頼性のポストアニール処理時間依存性の評価を行った 1 ゲート電極形成 ウェットエッチング ガラス基板 2 ゲート絶縁膜形成 Cr Gate(50 nm) PR PR: フォトレジスト 4 ESL およびコンタクトホール形成 5 S/D 電極形成 SiO x ESL(200 nm) SiO x GI(150 nm) ITO S/D(50 nm) 3 チャネル層形成 (W = 50 μm, L = 20 μm) IGZO チャネル (45 nm) ドライエッチング PR 6 PSL 形成およびパッドコンタクトホール形成 各種 PSL(200 nm) 図 2.1 コンタクトホール型 ボトムゲート構造 TFT の作製プロセス工程 11

15 表 2.2 IGZO チャネル成膜条件 成膜ガス流量 [sccm] O 2/Ar = 0.6/29.4(P[O 2]=2%) 成膜圧力 ( 背圧 )[Pa] 1.0( 約 ) 成膜電力 [W] DC 80 成膜温度 [ºC] 設定温度 260( 基板温度 ~160) 基板 -ターゲット間距離 [mm] 88 表 2.3 各種 PSL の成膜条件 PSL 材料 SiO x:h SiO x:f SiO x:f/sin x:f ( 下層 / 上層 ) 成膜温度 [ºC] /350 膜厚 [nm] /180 成膜ガス SiH 4 + N 2O SiF 4 + N 2O SiH 4 + N 2O/ SiF 4 + N 2O 成膜装置 CCP CVD ICP CVD CCP:Capacitively Coupled Plasma( 容量結合プラズマ ) 2.4 フッ素含有絶縁膜を用いた TFT の特性および信頼性評価 TFT 初期特性のポストアニール時間依存性各種 PSL を用いた IGZO TFT のポストアニール処理無しおよび 1 時間 3 時間行った後の ドレイン電圧 V d = 0.1 V の際の測定結果を図 2.2 に示す この時 測定はすべて同一素子で行い 1 時間アニール処理後に測定を行った後 追加で 2 時間のアニール処理を行うことで 3 時間アニールとした また 表 2.4 は同一素子の電界効果移動度 (μ FE) サブスレッショルドスイング値 (S 値 ) 閾値電圧(V th) ヒステリシス(ΔV H) である 尚 本研究における S 値はドレイン電流 (I d ) が 10 pa から 100 pa まで増大するのに要したゲート電圧 V g V th は I d が 1 na に達した際の V g と定義した また TFT 初期特性評価には半導体パラメータアナライザ (Agilent 4156C) を用い プローブボックス内で大気雰囲気中 室温で行った 図 2.2(a-c) に示すように SiO x:h PSL を用いた TFT ではポストアニール処理時間の延長に伴う V th の正シフトが見られ これに対し SiO x:f および SiO x:f/sin x:f 積層 PSL を用いた TFT では処理時間の増大に伴う V th の負シフトが見られた また V H に関し SiO x:h と SiO x:f サンプルでは 1 時間アニール処理後の数値はそれぞれ 0.51 V と 0.63 V と大きな差は見られなかったが 3 時間アニール処理後 SiO x:f にのみ ΔV H の減少 ( 改善 ) が見られた また SiO x:f/sin x:f 積層 PSL を用いた TFT についてもアニール時間の延長に伴う ΔV H の改善傾向が見られた 12

16 図 2.2 PSL として (a)sio x:h,(b)sio x:f,(c)sio x:f/sin x:f 積層膜を 用いた IGZO TFT の伝達特性 表 2.4 図 2.2 中の TFT の特性値 Passivation layer (a) SiOx:H PSL (b) SiOx:F PSL Annealing time 0 h ann. 1 h ann. 3 h ann. 0 h ann. 1 h ann. 3 h ann. μ FE [cm 2 /Vs] S 値 (I d: pa) [V/dec.] V th (V g at I d = 1 na) [V] ΔV H (V g at I d = 1 na) [V] Passivation layer (c) SiOx:F/SiNx:F PSL Annealing time 0 h ann. 1 h ann. 3 h ann. μ FE [cm 2 /Vs] S 値 (I d: pa) [V/dec.] V th (V g at I d = 1 na) [V] ΔV H (V g at I d = 1 na) [V] ポジティブゲートバイアス熱ストレス試験による信頼性評価次に 信頼性評価としてポジティブゲートバイアス熱ストレス (PBTS: Positive Bias Temperature Stress) 試験を行った 本研究における PBTS 試験では 加熱ステージにより 100 C の基板加熱を行いつつゲート電極に 20 V のストレス電圧を合計 10,000 秒印加し ストレス印加前後の閾値電圧のシフト量 (ΔV th) の評価を行った 図 2.3(a-c) は 各種 PSL を用いた IGZO TFT のポストアニール処理 ( 窒素雰囲気 350 C) 1 時間および 3 時間後の PBTS 試験の測定結果である また 表 2.5 は同測定におけるストレス印加 10,000 秒後の ΔV th の値である 測定結果より アニール処理 1 時間後の ΔV th は SiO x:h PSL 13

17 ( 図 2.3(a)) と SiO x:f PSL( 図 2.3(b)) を用いた TFT ではいずれも約 3 V と同等であった しかし アニール処理時間を 3 時間に延長した結果 SiO x:h では 2.26 V SiO x:f では 1.01 V を示し SiO x:f PSL ではアニール時間の延長に伴う ΔV th の改善を示した また SiO x:f/sin x:f 積層 PSL ( 図 2.3(c)) ではアニール処理 1 時間にて 0.72 V の良好な値を示し 更にアニール時間を 3 時間に延長することで 0.11 V の最も良好な信頼性を示した 図 2.3 PSL として (a)sio x:h,(b)sio x:f,(c)sio x:f/sin x:f 積層膜を用いた IGZO TFT のポストアニール処理 1 時間および 3 時間後の PBTS(100 C, V g=20 V) 測定結果 表 2.5 PBTS 試験下における 10,000 秒後の閾値電圧シフト量 (ΔV th) Passivation layer (a) SiO x:h (b) SiO x:f (b) SiO x:f/sin x:f Annealing time 1 h ann. 3 h ann. 1 h ann. 3 h ann. 1 h ann. 3 h ann. ΔV th [V]

18 2.5 各種 TFT の膜中フッ素濃度 2 次イオン質量分析法 (SIMS: Secondary Ion Mass Spectrometry) により IGZO TFT に含まれる成分濃度の評価を行った SIMS 評価には Si 基板上に SiO x:h/igzo/sio x:h/ 各種 PSL 材料 (SiO x:h, SiO x:f, SiO x:f/sin x:f 積層膜 ) を積層したサンプルを用いた ( 図 2.4) この時 各層の成膜条件は TFT と同一条件を用い 膜厚は SiO x:h/igzo/sio x:h/ 各種 PSL=50/50/200/200 nm とした また SIMS 測定は表 2.6 に示す条件にて行い PSL に含まれるフッ素が検出器の飽和濃度に達していたため 測定の手順を i) PSL 測定中はフッ素 ( 19 F) の検出を行わず代用として 19 F+ 16 O の質量数 35 に関して測定 ii) 19 F+ 16 O の検出量が減少し始めた時点を PSL と SiO x:h の境界とし測定を一時中断 iii) 19 F の検出を追加して測定を再開 の順で行った SiO x :H(200 nm) IGZO(50 nm) SiO x :H(50 nm) Si 基板 各種 PSL 材料 1. SiO x :H(200 nm) 2. SiO x :F(200 nm) 3. SiO x :F/SiN x :F(100/100 nm) 図 2.4 SIMS 測定サンプル構造模式図 表 2.6 SIMS 測定条件 1 次イオン Cesium 加速電圧 [kv] 3 照射電流 [na] 200 イオンビーム照射面積 (Raster)[μm] 600 分析範囲 (Aperture)[%] 9 各種 PSL を用いたサンプルに関し アニール処理 ( 窒素雰囲気 350 C 1 時間 ) 前後での SIMS 測定を行い 得られたフッ素 (m/z=19) と水素 (m/z=1.2) の信号強度を酸素 (m/z=18) の強度により規格化し強度比を求めた フッ素および水素の強度比をそれぞれ図 2.5 および図 2.6 に示す SiO x:h サンプルに関して アニール処理後に IGZO 中における m/z=19 の強度比の増大が見られた ( 図 2.5) m/z=19 の検出の際 SIMS 測定では 19 F と同時に 18 O と 1 H で構成される OH も検出されため m/z=19 の信号強度はフッ素と OH の和を表す したがって SiO x:h における m/z =19 の強度比の増大は OH 起因であると考えられる また 図 2.6 より SiO x:h ではアニール処理後に IGZO 中の水素 (m/z=1.2) の強度比が増大していることから 水素が拡散していることが確認できる よって SiO x:h サンプルではアニール処理により水素が拡散し OH が生成されていることが考えられる 一方 SiO x:f および SiO x:f/sin x:f 積層サンプルでは アニール処理前における IGZO 中での 15

19 m/z= 19 の強度比は SiO x:h サンプルと比較し高い値を示し アニール処理後に上層 SiO x:h と IGZO 中において m/z=19 強度比の更なる増大が見られた ( 図 2.5) 図 2.6 より アニール処理前後での IGZO 中における水素 (m/z=1.2) の強度比に大きな変化は見られないことから OH の生成される量は SiO x;h サンプル以下であると考えられる したがって SiOx:F および SiOx:F/SiNx:F サンプルにおける m/z= 19 の強度比の増大より アニール処理により IGZO 中へフッ素が拡散していることが明らかとなり フッ素の含有量は SiO x:f/sin x:f 積層サンプルがより多いことが確認できた 図 2.5 各種 PSL 材料を用いたサンプルのアニール処理前後の SIMS 測定結果 ( フッ素 (m/z=19) を酸素 (m/z=18) で規格化した強度比 ) 図 2.6 各種 PSL 材料を用いたサンプルのアニール処理 ( 窒素雰囲気 350 C 1 時間 ) 前後の SIMS 測定結果 ( 水素 (m/z=1.2) を酸素 (m/z=18) で規格化した強度比 ) 16

20 2.6 TFT 特性 信頼性と膜中フッ素濃度の相関関係の考察 TFT 特性評価より SiO x:h PSL サンプルではアニール処理時間の増大に伴う V th の正シフトと ΔV H の増大 ( 悪化 ) 傾向が見られた 対して SiO x:f および SiO x:f/sin x:f 積層 PSL を用いた TFT では アニール処理時間の増大に伴う V th の負シフトと ΔV H の改善が見られた また PBTS 信頼性評価では SiO x:f/sin x:f 積層 PSL にて最も良好な結果を示し SiO x:f PSL では 3 時間アニール処理後に SiO x:h PSL と比較し改善する傾向が見られた V th はチャネル中のキャリア濃度に強く依存し ΔV H と PBTS 信頼性はチャネル /GI 界面欠陥に特に依存するため 測定結果より SiO x:f および SiO x:f/sin x:f 積層 PSL を用いた TFT では ポストアニール処理時間の延長に伴う IGZO のキャリア濃度の増大および IGZO/GI 界面欠陥が補償されたと考えられる [1,2] 2 章 2 節で述べたように フッ素は酸素欠損を補償することでキャリアを増大させることから TFT 特性 信頼性評価の結果はフッ素による IGZO 膜中や IGZO/GI 界面の酸素欠損 ( 未結合手 ) 由来の欠陥が補償されていることを示唆している また SIMS 評価より SiO x:h ESL を介した IGZO 膜中へのフッ素拡散が確認され 膜中フッ素濃度は SiO x:f/sin x:f 積層 PSL にて最大値を示した 積層 PSL にて最も良好な PBTS 信頼性を示したことから IGZO 膜中フッ素濃度の増大と信頼性の改善に相関関係が確認でき フッ素が TFT の欠陥補償に重要な役割を果たしていると考えられる しかし フッ素濃度と特性 信頼性の量的関係性 窒化膜や酸化膜による材料の影響に関しては評価が不十分であり 今後は定量的な分析を行っていくことが求められる 17

21 参考文献 [1] K. Nomura et al., Origins of threshold voltage shifts in room-temperature deposited and annealed a - In Ga Zn O thin-film transistors, Appl. Phys. Lett., 95 (2009) [2] W. Körner et al., Origin of Subgap states in amorphous In-Ga-Zn-O, Appl. Phys. Lett., 114 (2013) [3] K. Nomura et al., Depth analysis of subgap electronic states in amorphous oxide semiconductor, a- In-Ga-Zn-O, studied by hard x-ray photoelectron spectroscopy, J. Appl. Phys., 109 (2012) [4] J. Jiang et al., Highly stable fluorine-passivated In-Ga-Zn-O thin-film transistors under positive gate bias and temperature stress, Appl. Phys. Express, 7 (2014) [5] H. Yamazaki et al., The influence of fluorinated silicon nitride gate insulator on positive bias stability toward highly reliable amorphous InGaZnO thin-film transistors, J. Solid State Sci. and Technol., 3 (2014) Q20. [6] Z. Ye, and M. Wong, Characteristics of plasma-fluorinated zinc oxide thin-film transistors, IEEE Electron Device Lett., 33 (2012) [7] L. X. Qian and P. T. Lai, Fluorinated InGaZnO thin-film transistor with HfLaO gate dielectric, IEEE Elec. Dev. Lett., 35 (2014) 363. [8] H. Yamazaki et al., The influence of fluorinated silicon nitride gate insulator on positive bias stability toward highly reliable amorphous InGaZnO thin-film transistors, J. Solid State Sci. and Technol., 3 (2014) Q20. [9] J. Jiang et al., Highly stable fluorine-passivated In-Ga-Zn-O thin-film transistors under positive gate bias and temperature stress, Appl. Phys. Express, 7 (2014) [10] J. Jiang, Study on density of states in In-X-Zn-O (X=Sn, Ga) semiconductors and defect passivation methods for highly reliable thin-film transistors, 高知工科大学大学院博士論文 (2015). [11] J. Seo et al., Solution-processed flexible fluorine-doped indium zinc oxide thin-film transistors fabricated on plastic film at low temperature, Sci. Rep., 3 (2013) 1. [12] Das Periodensystem der Elemente online, (2017 年 3 月 9 日 ). 18

22 第 3 章 フッ素含有絶縁膜の エッチングストッパー層応用 3.1 エッチングストッパー層 (ESL) 応用の目的 前章では フッ素含有絶縁膜を TFT のパッシベーション層 (PSL) として用いた IGZO TFT はフッ素を含有しない PSL を用いた TFT と比較し良好な伝達特性 信頼性を示し フッ素による IGZO 膜中や IGZO/ 絶縁膜界面の欠陥補償に有効であることを述べた しかしながら この手法ではエッチングストッパー層 (ESL) を介してフッ素拡散を行うため 高温かつ長時間のポストアニール処理を必要とする したがって より効率的にフッ素による欠陥補償を行うためには ESL として直接フッ素含有絶縁膜を用いることが望まれるが フッ素は基本的に酸化物半導体に対してキャリア濃度を増大させるドナーとして働くために IGZO 上にフッ素含有窒化シリコン (SiN x:f) を直接積層させた場合 IGZO が導電膜化することが確認されている [1-3] そこで本研究では フッ素による欠陥補償と 酸素によるキャリア補償を同時に行うことを目的に IGZO 上へのフッ素含有酸化シリコン (SiO x:f) 成膜を行い SiO x:f 成膜が IGZO 電気特性に与える影響を評価し SiO x:f 膜の ESL 応用とフッ素による TFT 特性 信頼性制御を試みた 3.2 評価方法 装置概要 [4,5] Van der Pauw 法概要 IGZO 膜を TFT のチャネル層として用いる場合 IGZO 膜のキャリア濃度は ~10 15 cm -3 体積抵抗率は 10 3 ~10 6 Ω cm 程度に制御される必要がある [6] 一方 本研究グループにて従来用いられてきた測定器で測定可能なキャリア濃度下限はおよそ cm -3 であり TFT 動作が可能な領域付近に関する測定を行うことが困難であった しかし キャリア濃度や体積抵抗率は半導体の電気的特性に関して議論する上で重要な指標であり より低い濃度領域 ( 高い抵抗率 ) の測定を可能にすることが望まれた そこで より広範囲の測定のため van der Pauw 法に基づいたホール効果測定装置のシステム構築を行った Van der Pauw 法はホール効果を利用し薄膜の抵抗率 キャリア濃度 移動度の測定を行う 特に任意の形状のサンプルのホール効果測定に対して用いられ 本研究では図 3.1 に示す形状のサンプルを用いた 19

23 (a) (b) 電極 1 8 mm 電極 4 電極 半導体膜 10 mm 基板 電極 2 1 mm 電極 3 図 3.1 Van Der Pauw 法に用いるサンプルの (a) 断面図 (b) 平面図 Van der Pauw 法における対辺抵抗値とホール抵抗値の測定手順を示す 対辺抵抗値は 図 3.1 (b) に示す構造のサンプルの 1 辺を電流印加端子とし その対辺を電圧測定端子として測定 ( 測 定 a) を行い 得られた値より対辺抵抗値を求める 次に 電極配置を変えず逆方向に電流を印 加して同様の測定 ( 測定 b) を行う その後 電流印加端子と電圧測定端子を逆に入れ替えて測 定 a, b と同様の測定 ( 測定 c, d) を行う 更に 測定 a ~ d と直交する方向の辺に関しても同様の 測定 ( 測定 e ~ h) を行う ホール抵抗値は サンプル面に垂直に磁場を印加し測定を行う まず サンプルの 1 対角を電 流印加端子とし その直交対角を電圧測定端子として測定 ( 測定 i) を行い 得られた値よりホ ール抵抗値を求める 次に 電極配置を変えず逆方向に電流を印加して同様の測定 ( 測定 j) を 行い 更に 電流印加端子と電圧測定端子を逆に入れ替え測定 i, j と同様の測定 ( 測定 k, l) を行 う その後 磁場を反転させて 測定 i ~ l と同様の測定 ( 測定 m ~ p) を行う 次に 算出方法に関して述べる Van der Pauw 法における体積抵抗率 ρ キャリア濃度 N C ホ ール移動度 μ Hall はそれぞれ (3.1) 式 (3.2) 式 (3.3) 式で求められる このとき 半導体膜の 膜厚を t [cm] ホール係数を R H 電気素量を e [C] と置く また 測定 a ~ p より得られた抵抗値 をそれぞれ Ra ~ Rp と置く ρ = π t ln (R a + R b + R c + R d + R e + R f + R g + R h ) f(r) [Ω cm] (3.1) N C = 1 R H e [cm 3 ] (3.2) μ Hall = R H ρ [cm 2 /V s] (3.3) ここで (3.1) 式におけるバランスファクター f(r) は (3.4) 式で表される方向比 r を用いて (3.5) 式が成立するように回帰的に求められる このとき 方向比 r を 1 より大きくなるように求める サンプル各辺および電極の対称性が理想的である場合 r=1, f(r)=1 となり f(r)=1 が成立しない場合は 0 f(r) 1 の範囲で f(r) を求める 20

24 r = (R a + R b + R c + R d ) (R e + R f + R g + R h ) または (R e + R f + R g + R h ) (R a + R b + R c + R d ) (3.4) cosh ( r 1 r + 1 ln 2 f(r) ) = 1 ln 2 exp ( 2 f(r) ) (3.5) また ホール係数 R H は (3.6) 式で表される このとき 磁場の強度を B [T] と置く R H = t B 1 8 R i R m + R j R n + R k R o +R l R p 10 4 (3.6) 測定装置構成抵抗値測定には半導体パラメータアナライザ Agilent 4156C を用い 測定 a ~ p における電流印加端子や電圧測定端子の切り替えにはスイッチメインフレーム KEYSIGHT E5250A 電磁石には TAMAKAWA TM-YS3FA 02 型 電磁石用電源には Matsusada POKF20-20 を使用した また 本装置は環境試験としての冷却測定が可能であり 結露防止用の真空ポンプとして Pfeiffer Vacuum D Asslar を用い 排気性能は 1 時間後におよそ Pa 24 時間後におよそ Pa であった 真空ポンプを除く各種装置の操作は Agilent VEE Pro 9.2 で作製したプログラムにより半自動的に行い I) オーミック接触確認 II) 対辺抵抗値測定 III) ホール抵抗値測定の手順で行った I) オーミック接触確認では 半導体層と金属電極間にオーミック接触が取れていることを確認する 図 3.1(b) に示したサンプルの一辺に対して スイープモードにより電流値を任意の範囲で印加し 対応する電圧値を計測する 得られた電流値と電圧値が比例関係にない場合は 電圧 電流値の変動による抵抗値の不安定性を招くため本評価には適さない この測定を 4 辺全てで行いすべての辺でオーミック接触が取れていることを確認し また各辺のバラツキに問題が見られない場合は測定可能と見なした II) 対辺抵抗値測定では 上記した対辺抵抗値測定 ( 測定 a ~ h) を行った 実際の測定ではサンプリングモードにより 1 秒間隔で計 15 回測定を行い 得られた抵抗値の平均値を計算で用いる したがって サンプリング電流が非常に小さい ( 抵抗値が高い ) 場合は電流が安定するまでの待機時間 ( ホールドタイム ) を設けた ホールドタイムの目安としては サンプリング電流 10 na では 30 秒 100 na では 15 秒 1 μa 以上では 3 秒を用いており 測定初期のノイズ対策として最低でも 3 秒は待機した III) ホール抵抗値測定では上記の測定 h ~ p を行い II) と同様にサンプリング測定を行った ホールドタイムに関しても同様の基準を用いた また 本測定器における測定磁場は 0.4 T であり この時の磁極間距離は 40 mm 電磁石の駆動電流は 14.2 A である [7] 最後に主な装置仕様を表 3.1 にまとめる 尚 測定可能値は一辺 10 mm の正方形をした IGZO 膜 (45 nm) 測定時の値である キャリア濃度の測定可能値は cm -3 以上であり従来本研究グループで用いてきた装置と比較し 2 桁低いキャリア濃度の測定が可能となった しかし TFT 動作が可能なキャリア濃度領域 (10 12 ~10 15 cm -3 ) の測定は依然として困難である 一方 体積 21

25 抵抗率に関しては 10 5 Ω cm まで測定可能であり TFT 動作が可能な領域付近の測定が可能であった したがって本研究では主に体積抵抗率に関して議論を行っていくが 本来はキャリア濃度やホール効果移動度に関して同時に議論されることが望ましい より低いキャリア濃度を得るための方法としては 磁極間距離の短縮 電磁石印加電流の増大により磁場の強度を上げることが挙げられる 本測定器使用の電磁石の最大駆動電流は 15 A であり 磁極間距離は工夫することで 36 mm ~30 mm 程度まで近づけられると見られ 以上の変更により磁場は 0.5 T 程度まで増大が見込めるがその効果に関しては不明である また 抵抗率測定に関し サンプルの一辺の短縮や半導体層の膜厚を厚くすることにより抵抗値を低下させることで 各辺のバラツキを抑制し信憑性の高い数値を取ることに有効と考えられる また より高い抵抗率の測定を可能にすると考えられる 表 3.1 主な装置仕様 測定パラメータスイッチフレーム電磁石排気性能測定可能値 最大印加電圧 100 V 常用測定電流 10 na ~100 ma リーク電流 ( 入力ポート 1-2) 約 40 fa(10 V 印加 ) リーク電流 ( 入力ポート 3-6) 約 4 na(10 V 印加 ) 磁極間隔 40 mm 電流値 14.2 A 磁場 0.4 T 圧力 (1 時間排気後 ) ~ Pa 圧力 (24 時間排気後 ) ~ Pa 測定抵抗値 10 5 Ω cm 未満 測定キャリア濃度 cm -3 以上 3.3 SiOx:F 成膜が IGZO に与える影響の評価 SiO x:f 膜の IGZO 膜上への直接成膜が IGZO の電気特性に及ぼす影響を評価するため Van der Pauw 法による電気特性評価を行った 先にも述べたように TFT のチャネル層として用いる場合 IGZO 膜の抵抗率は 10 3 ~10 6 Ω cm の範囲が適切である [6] したがって 本研究ではこの値をターゲットに評価を行った 抵抗率評価用素子として図 3.2 に示すような構造の IGZO 膜 / 絶縁膜積層サンプルの作製を行った まず ガラス基板上へ IGZO 膜 (45 nm) を DC マグネトロンスパッタ法により 2 章 3 節中の表 2.2 に示した条件と同様に成膜し 続いて SiO x:f 膜 (150 nm) を ICP-CVD により成膜温度 350 C にて積層した 加えて 酸素によるキャリア補償の効果に関して比較するため SiN x:f 膜 (150 nm) を基板温度 350 C にて成膜したサンプルの作製も行った 各種絶縁膜の成膜条件 22

26 を表 3.2 に示す 尚 成膜条件は前章で述べた SiO x:f 膜成膜条件と異なる 絶縁膜成膜後 フォトリソグラフィーと CF 4/O 2 ガスを用いたドライエッチングによりコンタクトホール形成を行い 最後に電極として Mo/Al/Mo(50/50/20 nm) 成膜およびフォトリソグラフィーによる電極形成を行った Mo/Al/Mo SiO x :F, SiN x :F IGZO(45 nm, 260 C) ガラス基板 図 3.2 抵抗率評価用素子構造図 表 3.2 SiO x:f および SiN x:f 成膜条件 絶縁膜 SiO x:f SiN x:f 成膜温度 [ºC] 膜厚 [nm] 成膜ガス SiF4/O2 SiF4/X/N2 成膜装置 ICP-CVD ICP-CVD 図 3.3 および表 3.3 に 測定した IGZO 膜の体積抵抗率のポストアニール ( 大気雰囲気 1 時間 ) 温度依存性とその値を示す 結果より いずれのサンプルでもポストアニール処理前ではおよそ 10-1 Ω cm の低抵抗率を示した しかし 300 C 以上のアニール処理後に SiO x:f サンプルでのみ抵抗率の増大が見られ 350 C アニール後には本測定器では測定不可の高い抵抗率 (> Ω cm) を示し SiN x:f サンプルと比較し 4 桁以上高い値を示した 図 3.3 SiO x:f 膜および SiN x:f 膜を成膜した後の IGZO の体積抵抗率 23

27 表 3.3 図 3.3 中の IGZO 体積抵抗率値 アニール温度 [ C] Non ann IGZO/SiO x:f [Ω cm] >10-5 IGZO/SiN x:f [Ω cm] 以上より SiN x:f 膜を積層させた場合と比較し SiO x:f 膜を積層させた場合はアニール処理後に IGZO の抵抗率が増大することが確認された この結果より SiO x:f 膜に含まれる酸素が IGZO 膜中の酸素欠損を埋めることでキャリア生成を抑制したこと または SiN x:f 成膜ではアニール処理後にフッ素が IGZO 膜中へ拡散しドナーとして働くことで多量のキャリアが生成され低抵抗率が維持されたことの 2 つの要因が推察できる 2 章 5 節で示した PSL にフッ素含有絶縁膜を用いた際の SIMS によるフッ素濃度評価 ( 図 2.5) では SiO x:f PSL を用いた際のフッ素濃度に比較し SiO x:f/sin x:f 積層 PSL 成膜した際により多量のフッ素が拡散していた よって 今回 SiO x:f 膜にて IGZO 抵抗率の増大が確認された理由としては SiN x:f と比較しフッ素拡散量が少ないために過剰なキャリア生成が起こらなかったことが主要因であると考えられる また本評価により SiO x:f 膜を成膜した IGZO の抵抗率は 10 3 Ω cm 以上を示したことから SiO x:f 膜は TFT の ESL として適用可能であることが確かめられた 3.4 TFT の ESL 応用 抵抗率評価の結果 SiO x:f 膜は TFT の ESL として適用可能であることが確認されたため 実際に IGZO TFT への応用を試みた 図 3.4 に作製した IGZO TFT の構造を示す TFT 作製は 2 章 3 節で述べたプロセス手順と同様に行い IGZO 膜上へのフッ素含有絶縁膜形成が TFT 特性に及ぼす影響を評価するため ESL 材料を SiO x:f 膜に変更した また 本サンプルではパッシベーション層 (PSL) の形成は行わなかった TFT 作製後 350 C 1 時間のポストアニール処理を窒素雰囲気と大気雰囲気中にて行った後 伝達特性および信頼性の評価を行った ITO (50 nm) IGZO (45 nm) SiO x :H (150 nm) Cr (50 nm) ガラス基板 SiO x :F 膜厚 : 200 nm 成膜温度 : 350 C 成膜装置 : ICP-CVD 図 3.4 ESL に SiO x:f 膜を用いた IGZO TFT の断面模式図 図 3.5(a-c) および表 3.4 に ESL に SiO x:f 膜を用いた IGZO TFT の伝達特性およびその特性値 を示す 図 3.5(a) に示すように 窒素雰囲気でアニール処理を行った TFT の閾値電圧 (V th) 24

28 は非常に負側での立ち上がりを見せた この結果より SiO x:f 膜の IGZO チャネル上へ直接形成は IGZO 膜中の過剰なキャリア生成を引き起こしている可能性が考えられる 大気雰囲気によるアニール処理により IGZO 膜への酸素補償を行った結果 V th=0 V 付近での正常な立ち上がりを示したことからも SiO x:f 成膜により IGZO 膜中キャリア濃度が増大していると考えられる また アニール処理時間延長によるフッ素拡散の影響に関して評価を行った結果 図 3.5(b) に示すようにサブスレッショルドスイング値 (S 値 ) やヒステリシス (ΔV H) の増大が見られ 加えて図 3.5(c) に示すように PSL に SiO x:f 膜を用いた TFT との比較においても S 値 ΔV H の増大が見られ 伝達特性の改善は得られなかった 図 3.5 ESL に SiO x:f 膜を用いた IGZO TFT 伝達特性の (a) アニール雰囲気依存性および (b) アニール時間依存性 (c)psl に SiO x:f 膜を用いた TFT との特性比較 表 3.4 図 3.5(a, b) 中の特性値 Annealing condition 窒素 (1 h) 大気 (1 h) 大気 (3 h) μ FE [cm 2 /Vs] S 値 (I d: pa) [V/dec.] V th (V g at I d = 1 na) [V] ΔV H (V g at I d = 1 na) [V] 次に ポジティブゲートバイアス熱ストレス (PBTS) 試験を行った PBTS として 加熱ステージにより 100 C の基板加熱を行いつつゲート電極に 20 V のストレス電圧を合計 10,000 秒印加し ストレス印加前後の閾値電圧のシフト量 (ΔV th) の評価を行った 図 3.6(a, b) に 大気雰囲気中 350 C のアニール処理をそれぞれ 1 時間 3 時間行った後の PBTS 試験結果を示す また SiO x:f ESL および SiO x:f PSL を用いた際の PBTS 試験後の ΔV th の比較を表 3.5 にまとめた 尚 1 時間アニール後の SiO x:f ESL の結果のみ測定が途中で中断されていたため 9,000 秒後の測定結果を示す 結果より SiO x:f ESL を用いた IGZO TFT では 1 時間アニール後に 1.36 V の ΔV th を示し SiO x:f PSL を用いた TFT の 3 時間アニール後と同等の値を示した しかし SiO x:f ESL を用いた TFT における 3 時間アニール後の ΔV th は 1.21 V であり 1 時間アニールを行った際と大きな差は見られなかった 25

29 図 3.6 ESL に SiO x:f 膜を用いた IGZO TFT の (a)1 時間アニール処理後および (b)3 時間アニール処理後の PBTS(100 C, V g=20 V) 信頼性 表 3.5 PBTS 試験後の閾値電圧シフト量 (ΔV th) の比較 Object SiO x:f ESL SiO x:f PSL Annealing time 1 h 3 h 1 h 3 h ΔV th [V] 1.36 (9,000 sec) 考察および今後の展望 以上をまとめると PBTS 試験よりアニール処理時間に関わらず SiO x:f ESL を用いた IGZO TFT では比較的良好な PBTS 信頼性が得られたものの アニール時間の延長による更なる改善は見られなかった フッ素含有 PSL で見られたアニール時間の延長による特性 信頼性向上が得られなかった理由としては ESL 中におけるフッ素はある程度安定な結合を形成しているために熱拡散が起きなかったことが原因の一つと考えられる また フッ素含有 PSL の場合は ESL に SiO x:h 膜を用いていたことから ESL に含まれる水素が欠陥を補償することによる信頼性改善も同時に生じていると考えられる [8] 加えて初期特性評価より 過剰なキャリア供給や S 値 ヒステリシスの劣化が確認されたことから フッ素含有絶縁膜形成が IGZO TFT に与える影響はフッ素拡散に伴う欠陥補償のみとは言えない したがって 今後は水素やフッ素の単一系と共存系の特性比較や SiO x:f の直接成膜を行った際の界面品質評価 ( 酸素欠損 金属 -フッ素結合) や絶縁膜中のフッ素の状態 ( イオン 分子 ) 等の分析を行い IGZO 単膜特性や TFT 特性との相関関係の理解を深めていくことがフッ素含有絶縁膜による IGZO TFT の特性 信頼性制御技術を達成するためには必須といえる 26

30 参考文献 [1] Z. Ye, and M. Wong, Characteristics of plasma-fluorinated zinc oxide thin-film transistors, IEEE Electron Device Lett., 33 (2012) [2] L. X. Qian and P. T. Lai, Fluorinated InGaZnO thin-film transistor with HfLaO gate dielectric, IEEE Elec. Dev. Lett., 35 (2014) 363. [3] J. Jiang et al., Self-aligned bottom-gate In Ga Zn O thin-film transistor with source/drain regions formed by direct deposition of fluorinated silicon nitride, IEEE Electron Device Lett., 35 (2014) 933. [4] 薄膜材料デバイス研究会編, 薄膜トランジスタ, コロナ社, (2008). [5] 日新電機 提供資料, 測定データの処理と評価の方法 [6] T. Kamiya, and H. Hosono, Roles of Hydrogen in Amorphous Oxide Semiconductor, ECS Transactions, 54 (2013) 103. [7] 玉川製作所, TM-YS3FA 02 型電磁石検査報告書, (2015) [8] Y. Hanyu et al., Hydrogen passivation of electron trap in amorphous In-Ga-Zn-O thin-film transistors, Appl. Phys. Lett., 103 (2013)

31 第 4 章 塗布型有機絶縁膜を用いた IGZO TFT の 低温形成 4.1 フレキシブル TFT への要求 1 章 3 節 2 項で述べたように TFT を直接フレキシブル基板上に形成する場合には プロセス温度をフレキシブル基板の耐熱温度以下に抑える必要がある フレキシブル TFT 用の基板として PEN(polyethylene naphthalate) フィルムは低コスト 柔軟性に富む 壊れにくいなどの特徴があり 実用性の面で有望な素材であるが 一方で耐熱温度が低い (~155 C) という課題がある 一般的な IGZO TFT のゲート絶縁膜 (GI) にはプラズマ化学気相堆積 (PE-CVD) 法により成膜した酸化シリコン (SiO x) 膜が用いられるが GI として十分な絶縁耐圧 欠陥密度を得るためには通常 300 ºC 以上で成膜を行う必要があり PEN フィルム上に直接 SiO x 膜を形成することは困難と言える 故に PEN フィルム上へ直接 IGZO TFT を形成するためには 150 ºC 程度のプロセス温度にて高品質な GI を形成する必要がある 加えて 実際のフレキシブル TFT の柔軟性は基板のみならず TFT を構成する材料によっても制限されるため SiO x を含む無機材料は柔軟性に劣りフレキシブル TFT 応用には適さない [1] 以上の問題に対して本研究グループでは 塗布型有機絶縁膜を TFT の GI およびチャネル保護膜 (PL: Protection Layer) 層間絶縁層(IL: Inter Layer) として用いた無機 / 有機ハイブリット IGZO TFT の作製を行い フロントチャネル界面形成プロセスを改善することにより 実用性の高い自己整合 (SA: Self-align) 型 トップゲート (TG: Top-gate) 構造を採用しながら 最高プロセス温度 150 ºC にて良好な TFT 特性を実現したことを報告している [2] この成果を踏まえ 本研究では塗布型有機絶縁膜を用いた無機 / 有機ハイブリット IGZO TFT の信頼性評価および特性 信頼性の更なる改善に向けた制御技術に関して研究を行った 4.2 塗布型有機絶縁膜および TFT 構造の選定理由 IGZO TFT の PL および GI IL として塗布型有機絶縁膜を採用した理由として 200 C 以下の硬化処理により十分な絶縁耐圧が得られる点 スピンコート法による簡便かつプラズマダメージレスなプロセスが可能である点 無機材料と比較し高いフレキシビリティを有する点が挙げられる 28

32 また SA-TG 構造の長所は ソース ドレイン (S/D) 電極とゲート電極間のオーバーラップにより形成される寄生容量 (C p) の抑制およびチャネル長の短縮ができる点にある 一般的な IGZO TFT では 図 4.1(a) に示すエッチングストッパー層 (ESL) を有するボトムゲート構造が用いられている しかし この構造の TFT 作製におけるフォトリソグラフィー工程には ESL とゲート電極間 ESL と S/D 電極間とで 2 つのアライメントマージンを設ける必要がある これらのアライメントマージンによって ゲート電極と S/D 電極が重なる領域で C p が生じ 回路の高速駆動や大面積化を困難にする他 アライメントマージンの分だけチャネル長が長くなることから TFT の高精細化を困難にする [3] 対して図 4.1(b) に示すセルフアライン型は ゲート電極をマスクにしてゲート絶縁膜をエッチングし 半導体層を選択的に低抵抗化することで S/D(n + ) 領域として用いる したがって アライメントマージンを必要とせず 電極間の重なりをなくすことができるため C p の低減 チャネル長の縮小が可能となる (a) ソース オーバーラップ アライメントマージン ESL チャネル長 IGZO ゲート絶縁膜ゲート電極基板 ドレイン (b) ソース オーバーラップ無し 層間絶縁層ゲート電極 ゲート絶縁膜 ドレイン n + チャネル長 n + IGZO 基板 図 4.1 (a)esl を有するボトムゲート構造および (b)sa-tg 構造 IGZO TFT の断面模式図 4.3 セルフアライン型 トップゲート (SA-TG) 構造 TFT の 低温形成 SA-TG 構造 IGZO TFT 作製プロセス本研究では SA-TG 構造 IGZO TFT の PL および GI IL として Zeocoat (ES2110 日本ゼオン株式会社 ) を用いた Zeocoat は 150 C での熱硬化が可能なシクロオレフィンポリマーであり ポリマー中の極性官能基が少なく 吸水性が低いことから フレキシブル TFT の GI に求められる要求を満たす有機絶縁膜材料であると言える [4] 尚 本研究における Zeocoat の硬化処理にはホットプレートを用い 1 次硬化処理後直ちに 2 次硬化処理を実施した また C-V 測定より算出された Zeocoat の比誘電率は 3.3 である 図 4.2 に Zeocoat を用いた SA-TG 構造 IGZO TFT の通常作製プロセスを示す 初めに1ガラ 29

33 ス基板上へ IGZO 膜 (45 nm) を DC スパッタ法により表 4.1 に示す条件にて成膜し 続いて PL として 5 倍希釈 Zeocoat を用いた Zeocoat PL(100 nm) の形成を表 4.2 に示す条件によるスピンコートにより行った また 5 倍希釈 Zeocoat は propylene glycol monomethyl ether(pgme) と propylene glycol monomethyl ether acetate(pgmea) を体積比 7:3 で混合した溶媒と Zeocoat 原液を体積比 5:1 で混合することで作製した その後 2フォトリソグラフィーによりチャネルパターニングを行い O 2 プラズマにより PL をドライエッチングし 続けて IGZO をウェットエッチングすることでチャネルのアイランド形成を行った 次に 3GI として Zeocoat (400 nm) の形成を表 4.2 に示す条件によるスピンコートにより行った 続いて Al 膜 (50 nm) を DC スパッタ法により成膜し ウェットエッチングによりゲート電極パターニングを行った フォトレジスト除去後 4Al ゲート電極をマスクとして用い O 2 プラズマによる Zeocoat GI のドライエッチングを行った 続いて DC スパッタ法により 20 秒の Al 堆積 (Al 成膜レート=3.9 nm/min) を行い IGZO 膜に低抵抗な S/D 領域を形成した また S/D 領域の抵抗率およびキャリア濃度は ホール測定の結果それぞれ Ω cm および /cm -3 であった S/D 領域形成後 5 層間絶縁層として Zeocoat (700 nm) を表 4.2 に示す条件によるスピンコートにて行い O 2 プラズマを用いたドライエッチングによりチャネルと S/D 電極間 ゲート電極と測定用パッド間のコンタクトホールを形成した 最後に 6DC スパッタ法により Mo/Al/Mo(50/50/20 nm) を成膜し ウェットエッチングにより S/D 電極パターニングを行った 図 4.3 は作製後の TFT 上面の光学顕微鏡像であり 設計上のチャネル長は 12 μm チャネル幅は 66 μm である TFT 作製後 ホットプレートを用い大気雰囲気 150 C 1 時間のポストアニール処理を行った 1 チャネル, チャネル保護膜 (PL) 形成 Zeocoat PL (100 nm, 150 ) IGZO (45 nm, RT) ガラス基板 2 チャネルパターニングドライエッチングフォトレジストウェットエッチング 3 ゲート絶縁膜 (GI), ゲート電極形成 Al (50 nm, RT) Zeocoat GI (300 nm, 150 ) 4 ゲート絶縁膜加工, S/D 領域形成 Al スパッタ (~1 nm) 5 層間絶縁層 (IL), コンタクトホール形成 Zeocoat IL (700 nm, 150 ) 6 S/D 電極形成 Mo/Al/Mo (50/50/20 nm, RT) n + n + 図 4.2 SA-TG 構造 IGZO TFT の通常作製プロセス 30

34 ソース 66 μm ゲート 12 μm ドレイン 図 4.3 SA-TG 構造 IGZO TFT 上面の光学顕微鏡像 表 4.1 IGZO チャネル成膜条件 成膜ガス流量 [sccm] O 2/Ar = 0.9/29.1(P[O 2]=3%) 成膜圧力 ( 背圧 )[Pa] 1.0( 約 ) 成膜電力 [W] DC 80 成膜温度 [ºC] 室温 基板 -ターゲット間距離 [mm] 88 表 4.2 Zeocoat GI および IL 形成条件 絶縁層 ( 膜厚 ) PL(100 nm) GI(300 nm) IL(700 nm) 溶液 5 倍希釈 Zeocoat Zeocoat 原液 滴下液量 [ml] 3.5 回転数 [rpm] / 回転時間 [sec] 3000/ / /15 1 次硬化温度 [ºC] / 加熱時間 [min] 90/2 2 次硬化温度 [ºC] / 加熱時間 [min] 150/ TFT 初期特性および PL 導入の意義まず PL 導入の意義について示す 図 4.4(a) は 前項に示す TFT 作製プロセスにて PL を形成せず 直接 IGZO チャネル上へフォトレジストの塗布が行われた場合の TFT 初期特性である グラフに示すように 作製した IGZO TFT はゲート電圧 (V g) が-10 V までの間にスイッチング特性を見せず 導電的な特性であった この結果より IGZO 膜に低抵抗層が形成されていることが考慮される 本プロセスにおける IGZO 膜に低抵抗層が形成される要因の一つとして IGZO 膜表面 ( フロントチャネル ) がチャネルパターニング時の汚染により低抵抗化していることが考慮される [5] 対して 図 4.4(b) は前項のプロセスにて作製した PL を有する IGZO TFT の伝達特性である PL 導入の結果 TFT はスイッチング特性が見られ 線形移動度 (μ lin): 11.9 cm 2 /Vs, サブスレッショルドスイング値 (S 値 ): 0.21 V/dec, ヒステリシス (ΔV H): 0.37 V の良好な TFT 特性を示した したがって PL によるチャネルパターニング時のフロントチャネル汚 31

35 染の抑制が SA-TG 構造 IGZO TFT 形成において有効であることが確認できる 図 4.4 (a)pl 無しおよび (b)pl 有する SA-TG 構造 IGZO TFT の初期特性 大気環境および真空環境下における信頼性評価信頼性評価として ポジティブゲートバイアスストレス (PBS) 試験を行った PBS 試験では 大気中 室温にてゲート電極に 20 V のストレス電圧を合計 10,000 秒印加し ストレス印加前後の閾値電圧 (V th) の変化量 (ΔV th) を評価した また 測定時のドレイン電圧 (V d) は 0.1 V にて行った PBS 評価の結果 図 4.5(a) に示すようにストレス時間 1,000 秒付近より ドレイン電流が段階的に増加する異常なスイッチング挙動 ( ハンプ ) を伴う大幅な V th の負シフトを始めた 一方で 同条件で作製したサンプルを真空中 ( Pa) で同様の PBS 測定を行った結果 図 4.5 (b) に示すようにハンプを伴わない正方向の並行シフトを示した IGZO TFT は PBS 試験下では IGZO チャネル / 絶縁膜界面や IGZO 膜中における電子トラップに起因する正方向への V th シフトを示すことが一般的である [6] 図 4.5(a) に示す真空中測定での V th 正シフトに関しても この界面トラップ起因であると考えられる 対して PBS 試験下における閾値負シフトの原理として IGZO チャネル表面に大気中水分子が吸着することで 吸着面のキャリア濃度が増大することにより V th が負側にシフトすることが報告されている [7] 本測定においても 大気中測定でのみ V th 負シフトを示したことから 負シフトは大気 ( 水分子 ) 吸着が主要因であると考えられる 32

36 図 4.5 (a) 大気中および (b) 真空中 ( Pa) における SA-TG 構造 IGZO TFT の PBS(V g=+20v, 10,000 sec, 室温 ) 測定結果 4.4 大気安定性向上への試み パッシベーション層形成 PBS 信頼性評価の結果 大気中測定において大気吸着起因であると考えられる V th 負シフトを示した したがって 大気環境下での安定性を得るためには 保護膜を形成することや大気透過率の低い材料を用いることが望ましい そこで 大気環境化における安定性向上を目指し 図 4.6 (a) に示すように SA-TG 構造 IGZO TFT 上へパッシベーション層 (PSL) の形成を行った また PSL には有機絶縁膜としてより一般的に用いられる SU-8(2000.5, Microchem GmbH) を用いた SU-8 PSL(800 nm) の成膜は4 章 3 節 1 項に示す TFT 作製プロセスの後 4 ml の SU 原液を滴下し回転数 1000 rpm で 30 秒間のスピンコートを行うことで形成した その後 ホットプレートによる 1 次硬化処理を大気中 65 C と 95 C でそれぞれ 1 分間行った 続いて紫外線照射を行い その後 95 C で 2 分間 150 C で 1 時間の 2 次硬化処理を行った SU-8 PSL 形成後測定パッド上へのコンタクトホールの形成をフォトリソグラフィーと酸素プラズマによるドライエッチングによって行った SU-8 PSL 形成後の PBS 測定結果を図 4.6(b) に示す グラフに示すように PSL 形成を行った TFT では大気中測定にてストレス時間の増大に伴う V th 正シフトを示した 図 4.5 に示すような大気中測定で見られた V th 負シフトやハンプが抑制され 真空中測定と同様に正シフト (ΔV th= 3.5 V) を示したことから SU-8 PSL によって大気吸着の影響を抑制し 大気安定性を改善することができた 33

37 図 4.6 SU-8 PSL を有する SA-TG 構造 IGZO TFT の (a) 断面模式図および (b) 大気中 PBS 信頼性 層間絶縁層材料の変更次に 層間絶縁層の有機絶縁膜材料に関しても検討し 図 4.7(a) に示すように IL の材料を Zeocoat から SU-8 に変更を行った SU-8 の成膜は PSL の際と同様に行い PSL の形成は行わなかった また IGZO チャネル成膜における成膜は異なる成膜チャンバーにて行った 成膜条件の詳細と IGZO チャネル成膜変更の影響は次節で述べる 図 4.7(b) に示すように IL 材料の変更を行った TFT に関しても 大気中 PBS 試験において V th 正シフト (ΔV th=5.4 V) を示し SU-8 による大気吸着の抑制が再現された Zeocoat IL と SU-8 IL にて大気安定性に違いが見られた理由としては 2 つの材料の大気中水分の透過性もしくは吸水性が異なるためであると考えられる これは Zeocoat は分子構造中に親水性基を有するのに対し SU-8 は分子構造中に親水性基を含まないことや高い疎水性を有することが理由の 1 つであると推察される [4,8] 以上より SU-8 PSL もしくは IL を用いることで良好な大気安定性が得られた しかし ΔV th はそれぞれ 3.5 V および 5.4 V と依然として大きく IGZO チャネル / 絶縁膜界面や IGZO 膜中における電子トラップの抑制が求められる 34

38 図 4.7 SU-8 IL を有する SA-TG 構造 IGZO TFT の (a) 断面模式図および (b) 大気中 PBS 信頼性 4.5 特性 信頼性向上への取り組み 大気安定性向上の結果 大きな ΔV th 正シフトを示したことから IGZO/ 絶縁膜界面品質に課題が見られた したがって 良質な界面形成のための指針としては IGZO チャネル成膜時におけるチャネル表面品質の改善および PL 成膜時の良好な界面形成が有効であると考えられる 本研究では主に IGZO チャネル / 絶縁膜界面の影響について評価を行うため PL 硬化温度と PL 膜厚条件に関して検討を行った 尚 本節における実験では IGZO TFT のチャネル成膜時の使用装置が異なり 成膜装置の変更後の IGZO チャネルの成膜条件は表 4.3 に示す通りである 変更前後での主な違いは 直流電源を用いた DC スパッタから高周波電源を用いた RF スパッタへ変更した点である 表 4.3 成膜装置変更後の IGZO チャネル成膜条件 成膜ガス流量 [sccm] O 2/Ar = 0.3/9.7(P[O 2]=3%) 成膜圧力 ( 背圧 )[Pa] 0.48( 約 ) 成膜電力 [W] RF 100 成膜温度 [ºC] 室温 チャネル成膜装置変更後 ( 図 4.8(a)) と変更前 ( 図 4.4(b)) を比較すると 表 4.4 に示すように特性値はほぼ一致し 特性が再現できていることが確認できる 加えて成膜装置変更後の PBS 信頼性 ( Pa 真空中 ) に関し 図 4.8(b) に示すように最低値は 1.5 V と良好な数値を示したが 再現性に課題がある 35

39 図 4.8 IGZO チャネル成膜装置変更後 (RF スパッタ ) の (a)tft 初期特性 および (b)pbs 信頼性 ( Pa 真空中 ) 表 4.4 IGZO チャネル成膜装置変更前後の TFT 特性値 変更前 変更後 μ lin [cm 2 /Vs] S 値 (I d: pa) [V/dec.] V th (V g at I d = 1 na) [V] ΔV H (V g at I d = 1 na) [V] まず PL 硬化処理温度の増大による界面欠陥補償を試みた これまでの IGZO TFT に関する研究として 良好な伝達特性を得るために 300 C のポストアニール処理が必要であることが一般的に言われている [9,10] したがって 本研究においてもプロセス温度を上昇させることで 特性改善の見込みが得られるか確認を行った ここでは PL 形成時の 2 次硬化処理温度を 150 C から 200 C に変更を行った 変更後の伝達特性を図 4.9(a) に示す 変更前 ( 図 4.8) と比較すると 閾値電圧とヒステリシスの若干の増大が見られた これは 本研究で用いている Zeocoat の推奨硬化処理温度 (150 C) 以上での加熱を行ったことで余剰な成分脱離が起きたためであると考えられる また PBS 信頼性評価 ( 真空中 ) についても図 4.9(b) に示すように大きな改善は見られず PL 硬化処理温度の上昇は良好な結果を示さなかった 36

40 図 C PL 硬化処理を行った IGZO TFT の (a) 初期特性 および (b)pbs 信頼性 ( Pa 真空中 ) 次に TFT 特性の PL 膜厚依存性の評価を行った PL 膜厚変更として PL 形成時 希釈 Zeocoat を 4000 rpm にてスピンコートを行い 65 nm の Zeocoat PL の形成を行った この時 Zeocoat GI の成膜は通常と同様に行ったため PL と GI の合計膜厚は 365 nm である PL 膜厚変更の結果 図 4.10(a, b) に示すように伝達特性および信頼性には改善が見られなかった 図 4.10 PL 膜厚変更後 (65 nm) の IGZO TFT(a) 初期特性 および (b)pbs 信頼性 ( Pa 真空中 ) 37

41 4.6 今後の展望 本研究における低温形成 IGZO TFT の課題としては PBS 試験の結果より IGZO/ チャネル保護膜界面における電子トラップが考えられた しかし PL 硬化処理温度の増大や PL 膜厚の変更等の取り組みからは有効な結果は得られず PL 成膜条件からの界面品質向上は困難であると考えられる したがって 界面品質向上に向けた今後の取り組みとしては IGZO チャネル形成時のフロントチャネル バルク品質に関する検討が有効であると考えられる 尚 熱酸化シリコン基板上へ IGZO の高温成膜 (260 C) を行ったボトムゲート IGZO TFT では PBS 試験にて ΔV th = 0.97 V を示しており 100 C の熱ストレス下における PBS(PBTS) 試験では ΔV th = 3.55 V であった したがって IGZO チャネル自体にはその程度の能力を有しており 如何にして低温プロセスにてその能力を引き出していくかが今後の課題である 4.7 フレキシブル IGZO TFT 作製 低温形成 IGZO TFT に関し 信頼性には改善の余地が見られるものの 初期特性については良好な特性を示したことから 基板材料をこれまでのガラス基板からフレキシブル基板へ変更し フレキシブル IGZO TFT の試作を行った ここでは 本プロセスによるフレキシブル TFT の現状の進捗状況と課題について報告する 本研究では フレキシブル基板として PEN フィルム (125 μm テオネックス Q65HA 帝人デュポンフィルム株式会社 ) を使用した 初めに基板の準備として ガラス基板の片面へ PEN フィルムの貼り付けを行った 貼り付けにはクールオフタイプ粘着テープ ( インテリマー TM テープ CS2325NA2 ニッタ株式会社) を用い ガラス基板 / 粘着テープ /PEN の構造でゴムローラーを用いて接着を行った 続いて ガラス基板の他方の面にも同様にして PEN フィルムの貼り付けを行った これは PEN フィルムが加熱後に収縮しガラス基板が反ってしまう問題が見られたためである 基板貼付後 ホットプレート上で 60 C 5 分間の加熱を行い 続いて 150 C 30 分間の加熱を行った その後 基板上面へアンダーコート (UC: Undercoat) として SU-8(800 nm) をスピンコート法により成膜した 以上の基板準備の後 4 章 3 節 1 項に示すプロセスと同様に IGZO TFT 作製を行った 作製した TFT の断面模式図と ガラス基板から剥離した後の基板全体像 ( 写真 ) を図 4.11(a, b) に示す 写真に示すように PEN フィルム上への成膜やフォトリソグラフィーによる TFT 構造形成には概ね問題ないことが確認できる 測定の結果 作製したフレキシブル IGZO TFT は導電膜化し スイッチング特性を示さなかった 理由としては 基板下面からの大気吸着や SU-8 UC への IGZO スパッタ影響が考えられる したがって 今後は無機材料 UC を用いる等を行い UC 影響の評価を行う必要がある また パターニング精度にも課題が見られ 特に 図 4.12 に示すようにゲート電極線幅が基板中心で約 8 μm( 設計線幅 12 μm) 基板端ではゲート電極が消えてしまっていたことから 露光プロセス時のフォトマスクと基板間のギャップ制御を行っていく必要がある 38

42 (a) (b) Source Zeocoat Gate Zeocoat Zeocoat n + IGZO n + SU-8 PEN film 粘着テープ Glass Substrate 粘着テープ PEN film Drain 図 4.11 PEN フィルムを用いたフレキシブル IGZO TFT の (a) 断面模式図および (b) ガラス基板から剥離した後の基板全体像 ( 写真 ) (a) (b) 8.6 μm 図 4.12 PEN 基板上へ形成した IGZO TFT の (a) 基板中心部および (b) 基板端における光学顕微鏡像 39

43 参考文献 [1] H.-C. Lai et al., Alumina nanoparticle/polymer nanocomposite dielectric for flexible amorphous indium-gallium-zinc oxide thin film transistors on plastic substrate with superior stability Appl. Phys. Lett., 105 (2014) [2] T. Toda et al., High performance top-gate and self-aligned In-Ga-Zn-O thin-film transistor using coatable organic insulators fabricated at 150 C, IEEE Electron Device Lett., 37 (2016) [3] M. Nakata et al., High performance oxide TFTs utilizing self alignment fabrication technology, NHK 技研 R&D No.145 (2014) 54. [4] Y. Nakajima et al., Low-temperature fabrication of 5-in. QVGA flexible AMOLED display driven by OTFTs using olefin polymer as the gate insulator, J. SID, 19 (2011) 861. [5] S.-H. K. Park et al., Channel protection layer effect on the performance of oxide TFTs, ETRI J., 31 (2009) 653. [6] J.-M. Lee et al., Bias-stress-induced stretched-exponential time dependence of threshold voltage shift in InGaZnO thin film transistors, Appl. Phys. Lett., 93 (2008) [7] J.-S. Park et al., Electronic transport properties of amorphous indium-gallium-zinc oxide semiconductor upon exposure to water, Appl. Phys. Lett., 92 (2008) [8] Microchem, SU-8 Surface Modification, (2017 年 3 月 9 日 ) [9] T. Kamiya et al., Present status of amorphous In-Ga-Zn-O thin-film transistors, Sci. Technol. Adv. Mater. 11 (2010) [10] K. Nomura et al., Origins of threshold voltage shifts in room-temperature deposited and annealed a - In Ga Zn O thin-film transistors, Appl. Phys. Lett., 95 (2009)

44 第 5 章 総括と展望 本論文では 次世代ディスプレイ応用に向けた IGZO TFT の特性 信頼性制御および低温形成を目的とした研究を行い フッ素含有絶縁膜成膜が IGZO TFT に及ぼす影響や 低温形成無機 / 有機ハイブリット IGZO TFT の特性 信頼性制御に関して述べてきた 以下に本研究を通じて得られた知見と今後の展望を列挙し 本論文の総括とする 第 2 章フッ素含有絶縁膜を用いた高性能 高信頼性 IGZO TFT 形成 2 章では フッ素導入による IGZO TFT の更なる伝達特性 信頼性の向上を目指し フッ素源となるフッ素含有絶縁膜の変更による特性制御 改善を試みると同時に フッ素濃度と TFT 特性の相関関係について述べた IGZO TFT のパッシベーション層にフッ素含有絶縁膜を用いた結果 フッ素導入を行わなかった TFT と比較し良好なヒステリシスや PBTS 信頼性が得られた 加えて ポストアニール処理時間の延長に伴い 閾値電圧の負シフトやヒステリシス 信頼性の改善傾向が見られたことから フッ素導入を行った IGZO TFT では IGZO 膜中のキャリア濃度の増大および IGZO/ ゲート絶縁膜界面欠陥が補償されたと考えられる また SiO x:f/sin x:f 積層 PSL を用いた TFT にて最も良好な伝達特性 信頼性が得られた SIMS 評価より SiO x:h ESL を介した IGZO 膜中へのフッ素拡散が確認され アニール処理時間の増大に伴う IGZO 膜中フッ素濃度の増大や SiO x:f/sin x:f 積層 PSL にて最大濃度を示したことから IGZO 膜中フッ素濃度の増大と TFT 特性 信頼性の改善に相関関係が確認でき フッ素が TFT の欠陥補償に重要な役割を果たしていると考えられる しかし フッ素濃度と特性 信頼性の量的関係性 窒化膜や酸化膜による材料の影響に関しては評価が不十分であり 今後は定量的な分析を行っていくことが求められる 第 3 章フッ素含有絶縁膜のエッチングストッパー層 (ESL) 応用 3 章では 直接的なフッ素導入による TFT 特性 信頼性制御への試みとして SiO x:f 成膜が IGZO の電気特性に与える影響の評価と SiO x:f 膜の ESL 応用に関して述べた Van der Pauw 法による IGZO 体積抵抗率評価の結果 SiN x:f 膜を積層させた場合と比較し SiO x:f 膜を積層させた場合では IGZO 抵抗率の増大が見られ SiO x:f 膜は TFT の ESL として適用可能であることが確かめられた 実際に SiO x:f 膜を TFT の ESL に応用した結果 アニール処理の処理時間に関わらず SiO x:f ESL を用いた IGZO TFT では比較的良好な PBTS 信頼性が得られたものの アニール時間の延長による更なる改善は見られなかった この結果より SiO x:f 中のフッ素はある程度安定な結合を形成していることや フッ素含有 PSL 形成時に SiO x:h ESL に打ち込まれたフッ素イオンや SiO x:h 膜中水素が 欠陥補償効果において特に重要な役割をしていることが推察される また 初期特性評価において過剰なキャリア供給や S 値 ヒステリシス 41

45 の劣化が確認されたことから フッ素含有絶縁膜形成が IGZO TFT に与える影響はフッ素拡散に伴う欠陥補償のみではないと考えられる 今後は SiO x:f の直接成膜を行った際の界面品質評価 ( 酸素欠損 金属 -フッ素結合) や絶縁膜中のフッ素の状態 ( イオン 分子 ) 等の分析を行い IGZO 単膜特性や TFT 特性との相関関係の理解を深めていくことがフッ素含有絶縁膜による IGZO TFT の特性 信頼性制御技術を達成するためには必須といえる 第 4 章有機絶縁膜を用いた IGZO TFT の低温形成 4 章では 最高プロセス温度 150 ºC による自己整合型トップゲート構造 IGZO TFT の低温形成とその特性 信頼性の更なる改善に向けた制御技術に関して述べた 低温形成 IGZO TFT において チャネル保護膜導入によるフロントチャネルへのプロセスダメージの抑制は 良好な IGZO/ 有機絶縁膜界面を形成し 150 ºC プロセスにて良好なスイッチング特性を得るために有効であることを確認した しかし PBS 試験の結果 大気吸着による特性劣化を確認し 大気環境下における特性安定性に課題が見られた この問題に対して 大気保護膜の形成や より大気保護性の高い有機膜を TFT の層間絶縁層として用いることで プロセス温度を変えることなく PBS 試験下における大気吸着の影響を抑制した しかしながら 閾値電圧の正シフトは依然として高い値を示したことから IGZO/ チャネル保護膜界面の品質に課題が見られた この問題に対し 主にチャネル保護膜の面から改善を試みたが有効な結果は得られず 今後は IGZO チャネル成膜自体を見直すことで フロントチャネル界面や IGZO バルクからのアプローチが有効であると考えられる 42

46 研究業績 国際学会発表 [1] G. Tatsuoka, T. Toda, Y. Magari, and M. Furuta, Self-aligned Top-gate InGaZnO Thin-Film Transistor Fabricated at 150 ºC Using Coatable Organic Insulator for Flexible Devices, The 12th International Thin-Film Transistor Conference (ITC 2016), Hsinchu (Taiwan), February 2016 (Poster) [2] G. Tatsuoka, T. Toda, Y. Magari, and M. Furuta, Low-temperature (150 ºC) Processed Self-Aligned InGaZnO/Organic Hybrid Thin-Film Transistor for Flexible Devices The 16th International Meeting on Information Display (IMID2016), Jeju (Korea), August 2016 (Oral) 国内学会発表 [1] 辰岡玄悟, Jingxin Jiang, Dapeng Wang, 古田守, In-Ga-Zn-O 薄膜トランジスタにおけるパッシベーション膜の効果 ~フッ素含有酸化シリコン 酸化シリコン / 窒化シリコン積層パッシベーション~, 第 62 回応用物理学会春季学術講演会, 東海大学湘南キャンパス, 2015 年 3 月 ( ポスター ) 受賞 [1] The 23rd International Display Workshop (IDW 2016), Outstanding Poster Award, December , Low-Temperature (150 ºC) Processed Self-Aligned InGaZnO Hybrid Thin-film Transistor with an Organic Gate Insulator 第二著者論文 [1] T. Toda, G. Tatsuoka, Y. Magari, and M. Furuta, High Performance Top-Gate and Self-Aligned In- Ga-Zn-O Thin-Film Transistor Using Coatable Organic Insulators Fabricated at 150 ºC, IEEE Electron Device Letters, vol. 37, NO. 8, (2016) pp

47 謝辞 本研究を進めるにあたり 高知工科大学環境理工学群 古田守教授には多大な御指導 御鞭撻を賜りました 研究室配属以降 日々の研究から企業との共同研究 海外での学会発表等 自己成長につながる貴重な機会を与えて頂き 非常に有意義な 3 年間を過ごせたことは 古田先生の御支援無くては成し得ませんでした 心より感謝申し上げます 元本研究室在籍の戸田達也博士並びに Jingxin Jiang 博士には 本研究の道筋を示して頂き 親切かつ丁寧な御指導を賜りましたことを 深く感謝申し上げます また 真剣に研究活動に取り組む姿勢は私の目標であり 日々の励みとなりました 第 2 章および第 3 章のフッ素含有絶縁膜の成膜に関し 東京エレクトロン株式会社 里吉務様 藤田直紀様 佐々木和男様 高藤哲也様には共同研究を通じて御討論や御支援を頂きましたことを誠に感謝致します また 社会人としての心構えや企業における研究活動について学ぶ貴重な機会となりました 第 4 章の研究の一部は ドイツ Stuttgart University, Institute for Large Area Microelectronics (IGM) と共同で行いました 御助力頂いた Norbert Fruehauf 教授並びに Yvonne Krieg 様に厚く感謝致します IDW ポスター賞受賞においては Yvonne Krieg 様の御尽力の賜物と厚く御礼申し上げます 高知工科大学クリーンルーム維持 管理担当 小松一郎様には 装置のメンテナンスのみならず 装置使用の指導や実験の補助等 非常に御世話になりましたこと 深く感謝致します 是友大地様 龍田宗孝様 曲勇作様をはじめとする古田研究室の皆様とは 研究活動を通じて多くの議論を交わしました 度々御迷惑をお掛けしたにも関わらず快く接して頂き 誠にありがとうございました ささやかながら皆様の益々の御活躍をお祈り申し上げます 日本ゼオン株式会社様には 第 4 章で用いられた Zeocoat を御提供頂きましたことを心より感謝致します また 本研究における SIMS 測定は 文部科学省ナノテクノロジープラットフォーム事業 ( 分子 物質合成 ) の支援により奈良先端科学技術大学院大学で実施ました 関係者の皆様に深く感謝致します 本研究は 多くの方々の御支援 御協力の下で行われました 重ねて皆様に心より深く御礼申し上げます 44