2.1 MOSFET の特性 教科書 2.1 節 ~2.5 節 教科書には詳細な特性パラメータの式が示されていて複雑だが ディジタル回路設計では 本プリントの内容を理解していれば問題はない
2.1.1 PN 接合と内部電界
不純物による電気伝導の制御 (1) III IV V B C N Al Si P ドープ (Dope): 不純物を混ぜること 電子 ( 青色 ) Ga In Ge Sn As Sb 結合に関与しない余った電子 ( 自由電子 : Free Electron) + - Si の結晶の模式図 P( リン ) ドープ Si 結晶 簡略表示 3
不純物による電気伝導の制御 (2) III IV V B C N Al Si P ドープ (Dope): 不純物を混ぜること 電子 ( 青色 ) Ga In Ge Sn As Sb 結合手の電子が不足してできた孔 ( ホール : hole) - + Si の結晶の模式図 B( ボロン ) ドープ Si 結晶 簡略表示 4
不純物による電気伝導の制御 (3) 不純物を入れていない半導体は真性半導体 (Intrinsic Semiconductor) と呼ぶ p: Positive n: Negative 電子 ( 青色 ) III IV V B Al Ga In C Si Ge Sn N P As Sb p 型半導体 n 型半導体 電子やホールのように移動できる電荷担体をキャリア (Carrier) と呼ぶ 電荷は正負が逆で絶対値が等しい 結合電子と区別するため移動できる電子は自由電子と呼ばれる 以後 省略して単に 電子 と呼ぶ ホール ( 移動できる ) + - 電子 ( 移動できる ) - + - - + + - アクセプタ (Acceptor) + - + ドナー (Donor) 不純物不純物 ( 動けない ) ( 動けない ) キャリアは不純物の数と同数発生するが不純物は動けないことに注意 5
pn 接合の構造 (1) シリコンの中で p 型領域と n 型領域が接したところを pn 接合と呼ぶ p 型 (p-type) n 型 (n-type) pn 接合 (pn junction) - + - + - + - - - + 電界 E + 電子とホールが再結合した領域 ( 空乏層 ) + - + - + - + pn 接合の付近では 電子とホールがぶつかって再結合する ( 自由電子がホールを埋めて消える ) 電荷を持ったアクセプタとドナーが残るので内部電界 E が発生 de dx ( 単位体積当りの電荷 ) 0 Si ( ガウスの法則 ) 6
pn 接合の構造 (2) p-type - + - + - + - - - + 電界 E + + 電位 V - + + - - + n-type 内部電界が発生したので 内部電位 V B が発生 dv E dx dv E dx Built-in Potential V B ( 内部電位 or 内蔵電位 ) 位置 x n-type 側が正電位になる 但し 電流は流れない 7
エネルギーの単位 電子やホールのエネルギー単位は エレクトロンボルト (ev) が使用されることが多い ev は -1V の電位差だけ電子を移動させるのに必要な位置エネルギーで表される 1 (ev) = (-1.60 10-19 クーロン ) (-1V) = 1.60 10-19 (J) 1eV のエネルギー差 電位差と ev の絶対値は同じ値! 1V( 電位差 ) ただし 表す物理量は異なる 8
電子とホールのポテンシャルエネルギー ホールのエネルギーは電位と同じ方向 電位 V ホールのポテンシャルエネルギー 電子のポテンシャルエネルギー ー電子ホール - + + f f 移動方向 移動方向 1V 位置 x 1eV 位置 x 1eV 位置 x 電子のエネルギーホールのエネルギー 電位 9
pn 接合の電子 ホール分布 p-type - + - + - + - - - + 電界 E + + - + + - - + ホールのエネルギー n-type Built-in Potential V B Built-in Potential V B 位置電子のエネルギー位置 ホール 電子 室温 (300K) では キャリアは ポテンシャルエネルギーの低い領域に溜まっている 10
pn 接合の電流 - 電圧特性 (1) hole + p-type ホールのエネルギー 電流 I V PN electron - n-type 電流 I 流れ込んで再結合する 順方向バイアス状態 ( ドナー アクセプタの表記は省略 ) V B -V PN 電子のエネルギー流れ込んで再結合する V B -V PN 位置 位置 障壁が低くなり キャリアが反対領域に流れ込む 11
pn 接合の電流 - 電圧特性 (2) hole + I 0 electron p-type V PN - n-type 逆方向バイアス状態 ( ドナー アクセプタの表記は省略 ) ホールのエネルギー エネルギー障壁により STOP V B +V PN 電子のエネルギー V B +V PN 位置 位置 障壁が高くなり キャリアが反対領域に流れ込めない 12
pn 接合の電流 - 電圧特性 (3) 逆方向バイアス 順方向バイアス 電流 (ma) 20 10 電流 - 電圧特性モデル式 I PN I S q V PN k T ( e 1) k: ボルツマン定数 (8.62 10-5 ev/k) q: 電子電荷 (1.60 10-19 coulomb) I S : 飽和電流 (A) ~0.7V -10-2.0-1.0 電圧 (V) 0 1.0 13
2.1.2 MOSFET の構造
MOS トランジスタ (MOSFET) の構造 MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) poly-si( 金属 ) Gate Source ゲート酸化膜 Drain Source Gate Drain SiO 2 Si n p n p n p Body Body Symbol n-ch MOSFET Symbol p-ch MOSFET 15
G-B 電極の役割 (1) ゲート電圧 V G の印加によりゲートの下の SiO 2 /Si 界面 (MOS 界面と呼ぶ ) に電子が発生 ( チャネルと呼ぶ ) し ソース - ドレインの間を導通させる 電子が発生して n 型のように動作する Channel Source + n p Body Gate n Drain V G n-ch MOSFET 16
G-B 電極の役割 (2) ゲート電圧 V G の印加によりゲートの下の SiO 2 /Si 界面 (MOS 界面と呼ぶ ) にホールが発生 ( チャネルと呼ぶ ) し ソース - ドレインの間を導通させる Source Gate Drain ホールが発生して p 型のように動作する Channel p ー n Body p V G p-ch MOSFET 17
D-S 電極の役割 (1) チャネルがない状態でソース - ドレインに電圧を加えると Drain の pn 接合が電流を妨げる V D 電流は流れない 0(v) Source Gate Drain n n p ゼロバイアスまたは順バイアス Body 0(v) 逆バイアス n-ch MOSFET 18
D-S 電極の役割 (2) チャネルが発生した状態でソース - ドレインに電圧を加えると電子による電流が流れる V D 電流 Source Gate + Drain n n 電子の流れ V G Body p n-ch MOSFET 19
D-S 電極の役割 (3) チャネルが発生した状態でソース - ドレインに電圧を加えるとホールによる電流が流れる V D 電流 Gate Source ー Drain p p ホールの流れ V G n Body p-ch MOSFET 20
電極名の由来 参考 Transistor =Trans- resistor Source n Gate V G + n p V D Drain 水源 (Source) 水門 (Gate) 排水溝 (Drain) 水路 (Channel) Body 21
電子 ホール分布による理論的理解 (1) n-ch MOSFET ゼロバイアス状態 S n G n D 電子エネルギー 絶縁体が壁になっている p 電子エネルギー B 位置 位置 pn 接合の Built-in Potential が障壁になって S, D 間は導通しない 22
電子 ホール分布による理論的理解 (2) n-ch MOSFET V D > 0 G 電子エネルギー S D V G > 0 n p n V G の影響で電子が溜まった 電子エネルギー B 位置 位置 電子の流れ ( 電流と逆向き ) pn 接合の Built-in Potential が障壁が低くなって S, D 間が導通 23
2.1.3A MOSFET の直流特性
MOSFET の端子と印加電圧の定義 n-ch MOSFET p-ch MOSFET Gate V dgn Current I dsn Drain V dsn Body Gate V dgp Current I dsp Drain V dsp Body V gsn V dgn Source V sbn Body は Substrate とも呼ばれる V gsp V dgp Source V sbp p-ch は負の電圧を印加した時に動作する B を省略した表記 V dsn Vdsp V gsn V gsp 本講義では実際の配線に対応する上側の記述方式を採用する 25
MOSFET の電流 - 電圧特性を測定してみると ( 線形領域と飽和領域の境界 ) I dsn カットオフ領域 V dsn I dsn V dsn =V gsn V tn0 飽和領域 V gsn チャネル形成状態 サブスレッショルド領域 V tn0 V gsn ( 閾値電圧と呼ばれる定数 ) 線形領域 V dsn サブスレッショルド = Sub-threshold 26
2.1.3B 閾値電圧の物理的意味 27
ゲート電圧 V gsn でチャネルが制御される仕組み Metal (poly-si) ( アニメーション ) SiO 2 MOS 界面 空乏層 Si p 型 Si MOS 界面付近にも空乏層があることを覚えておこう ゲート電圧は Vox(SiO 2 膜 ) と φs(si) に分圧され φs が一定値を超えるとチャネルが形成される 28
閾値電圧 (Threshold Voltage) チャネルが形成されると p 型半導体が MOS 界面で n 型のように振舞う n 型半導体が MOS 界面で p 型のように振舞う ( 参考 ) チャネル内では半導体の型が変わるので チャネル内のキャリアは反転電荷と呼ばれる チャネルの形成に必要なゲート電圧を閾値電圧と呼ぶ n-ch MOSFET の閾値電圧を V tn0 と表記 (V sbn =0V のとき ) p-ch MOSFET の閾値電圧を V tp0 と表記 (V sbp = 0V のとき ) ( 参考 ) MOSFET は通常 V sbn = 0V, V sbp = 0V の状態で使用する V gsn < V tn0 ( または V gsp < V tp0 ) は サブスレッショルド領域と呼ぶ 閾値電圧は半導体の不純物量に関係している 閾値電圧は半導体メーカがコントロールしているので設計者が変更できない 29
2.1.3C 線形 / 飽和領域の物理 的意味 30
ドレイン電圧 V dsn のチャネルへの影響 n-ch MOSFET に V gsn >V tn0 を印加するとチャネルが発生 V dsn を印加するとチャネル電子が流れる V dsn を強く印加しすぎると チャネルが一部分消失する V dsn をかけすぎるとドレイン付近のチャネルが消失 V gsn > V tn0 でも V dsn > 0 ならば V gsn V dsn < V tn0 となりうる ドレイン付近でチャネルが消失 (Pinch-off 現象と呼ばれる ) 31
ピンチオフ現象 V dsn = V gsn V tn0 でチャネルが一部消失 このときの V dsn をピンチオフ電圧と呼ぶ V dsn = V gsn V tn0 V tn0 しか加わっていない Source n Gate + n Drain V gsn p Body n-ch MOSFET 32
ピンチオフによる電流の飽和 V dsn > V gsn V tn0 V gsn > V tn0 S n p B G n D 滝の高さが変わっても水量は同じ 高抵抗のピンチオフ部だけに電圧が加わり電流は増えない 電子エネルギー V dsn < V gsn V tn0 V dsn = V gsn V tn0 V dsn > V gsn V tn0 33
2.1.4 モデル式による I-V 特性表現 Gradual Channel Approximation によるモデル式を紹介する モデル式の導出方法については 付録を参照 34
MOSFET の寸法パラメータ定義 Field Oxide poly (G) contact S B p-active B n-active FOX p+ p-well n-sub x j S n+ G L eff D D D n+ L contact FOX contact W p-well t oxf t m t ox poly [ 注 ] p+, n+ などの + 記号は不純物濃度が高い領域を表す G FOX FOX p-well n-sub W eff poly: ゲート電極は poly-si という材料で出来ているので poly または poly-si と呼ぶことがある L: Gate length ( ゲート長 ) W: Gate width ( ゲート幅 ) L eff : Effective channel length W eff : Effective channel width x j : Junction depth t ox : Gate oxide thickness ( ゲート酸化膜厚 ) t oxf : Field oxide thickness t m : poly-si thickness 35
MOSFET の主な寸法パラメータ 記号 意味 0.5umプロセスでの値 設計パラメータ L ゲート長 0.5um 設計時に決定 W ゲート幅 > 3um 設計時に決定 L eff 実効ゲート長 Lより少し短い プロセスに依存 W eff 実効ゲート幅 Wより少し短い プロセスに依存 x j ソース / ドレイン接合深さ 0.2um プロセスに依存 t ox ゲート酸化膜厚さ 10nm (100A ) プロセスに依存 t oxf フィールド酸化膜厚さ 1um プロセスに依存 t m ポリシリコン厚さ 0.5um プロセスに依存 厳密には MOSFET の電気特性は L eff, W eff, t OX によって決定されるが 本講義では L eff =L, W eff =W と近似する 36
MOSFET の I ds -V ds 特性 I dsn V dsn V gsn V tn0 V dsn V gsn V tn0 G D 線形領域 飽和領域 V gsn S V dsn n-ch MOSFET I dsn V dsn V gsn V tn0 Vgsn V tn0 V dsn サブスレッショルド領域 (Sub- 37 Threshold region)
MOSFET の I ds -V gs 特性 I dsn 線形領域 (1 次 ) n-ch MOSFET サブスレッショルド領域 ( 指数関数 ) 飽和領域 (2 次 ) V tn0 V gsn 38
MOSFET の直流特性の数式表現 線形領域の電流式 (Gradual Channel 近似 ) I dsn W L n {( V n n C n gsn O {( V V gsn tn0 V ) V tn0 dsn ) V 1 2 dsn V 2 dsn } 1 2 V 2 dsn } (1) ( 記憶すること ) V gsn に対して 1 次 V dsn に対して 2 次 : 電子の移動度 ( mobility) C V n O tn0 : : [ m 2 / V sec] 電子の動きやすさ 2 単位面積当りゲート酸化膜容量 [ F / m ] V 0のときの閾値電圧 [ V ] (V tn0 は製造プロセスに依存 ) sbn 導出は少し複雑なので確認したい人は付録を参照すること 39
式 (2.55b) のグラフ上の意味 di dv dsn dsn {( V V 0) V } n gsn tn dsn 0 が成立するとき V dsn V dsn V gsn Vgsn V 線形 V tn0 tn0 V dsn (2) V 飽和 gsn V 線形領域と飽和領域の境界 ( 記憶すること ) tn0 I dsn (2.55b) Vgsn V tn0 V dsn 40
飽和領域の数式表現 飽和領域の電流式 (Gradual Channel 近似 ) V I dsn dsn V {( V n n 2 gsn ( V V gsn gsn tn0 V V tn0 tn0 V gsn に対して 2 次 のとき 飽和状態 ( ピンチオフ ) になるので ) ( V ) 2 gsn (3) V tn0 ) 1 2 ( V gsn V tn0 V dsn に依存しない ( ドレイン - ソース間は定電流源として働く ) ) 2 } ( 記憶すること ) 41
理想からのずれ (1) I dsn Eq. (4) Eq. (3) (1) チャネル長変調 0V V gsn V dsn V dsn V gsn V dsn V tn0 ( 飽和 ) のとき 実際のチャネル長 = L eff ΔL (ΔL は V 0.5 dsn に比例 ) V gsn Source V dsn n V Gate p tn0 n Drain ΔL の場合の断面図 実際のチャネル長が V dsn により短くなるので 飽和後も電流は漸増 I dsn n 2 ( V gsn 式 (3) V ) (1 V 2 tn0 dsn ) (4) チャネル長変調パラメータ λ 42
理想からのずれ (2) (2) 基板バイアス効果 1 gsn dsn MOSFET は V B = 0 (V) として使用することが多いが ソース電位が GND でない場合に 基板バイアス V bsn が発生する bsn V tn V FB 1 2 fp 2 r 0 q N A(2 fp Vbsn) C O (5) チャネル不純物基板バイアス V bsn < 0 になると 閾値が上昇する ( 次ページ参照 ) 43
理想からのずれ (3) (2) 基板バイアス効果 2 I dsn V gsn 44
理想からのずれ (4) (3) サブスレッショルド領域の電流 Vgsn V tn0 のとき I dsn が僅かに流れる ソース - 基板間が ダイオードとして働くため指数関数特性となる I dsn ( 対数 ) 1/ Slope V log 10 gsn ( I dsn ) S S ファクタと呼ぶ ( 小さいほど傾きが大きいので スイッチとしての特性が良い ) V gsn 45
5 月 13 日 C O n-ch MOSFET モデル式のまとめ 1 0 SiO2 tox 単位面積当たりのゲート酸化膜容量 (F/m 2 ) n : 電子の移動度 (m 2 /Vsec) ( 電子の移動度は材料定数なので変えることはできない ) ( 記憶すること ) 条件式 線形領域 V dsn V 飽和領域 V dsn V gsn gsn V V tn0 tn0 n 特性式 1 2 Idsn n{( Vgsn Vtn0) Vdsn Vdsn} 2 Wn n nco L I dsn n ( V 2 n ( V 2 gsn gsn V V tn0 tn0 ) ) 2 2 (1 V L n, W n は設計者が決定する C O は 製造者が決定する dsn ) 46
p-ch MOSFET のモデル式のまとめ C O 0 SiO 2 1 t OX 単位面積当たりのゲート酸化膜容量 (F/m 2 ) p : ホールの移動度 (m 2 /Vsec) ( ホールの移動度は材料定数なので変えることはできない ) ( 記憶すること ) 条件式特性式 線形領域 Vdsp Vgsp Vtp0 飽和領域 Vdsp Vgsp Vtp0 1 2 Idsp p{( Vgsp Vtp0) Vdsp Vdsp} 2 Wp p pco L I dsp p p 2 p 2 ( V ( V gsp gsp V V V gsp, V dsp, I dsp < 0 で動作する tp0 tp0 ) ) 2 2 (1 V dsp ) L p, W p は設計者が決定する C O は 製造者が決定する 47
p-ch と n-ch MOSFET の Body 電位 V gsp < 0 p-ch B 電位 ( 基準電位 ) V dsp < 0 p-ch MOSFET の回路 V dsn > 0 n-ch MOSFET の回路 V gsn > 0 n-ch B 電位 ( 基準電位 ) 48
p-ch と n-ch MOSFET の比較 n-ch MOSFET と p-ch MOSFET は電圧と電流の正負が逆 I ds n-ch I ds V dsn =V gsn V tn0 n-ch V tp0 V tn0 V gs p-ch V ds p-ch V dsp =V gsp V tp0 I ds : ドレインに流れ込む向きを正とする 49
( 参考 ) 閾値電圧の値による分類 V tn0 2 0 Si C qn OX A 2 B 2 B V FB 2 B 2 B V FB I ds V tn0 < 0 n-ch V tn0 > 0 V FB を選ぶ ( ゲート電極の材質を選ぶ ) と 閾値の正負を変更することができる p-ch V tp0 < 0 V tp0 > 0 V gs n-ch V tn0 > 0 Enhancement mode V tn0 < 0 Depletion mode p-ch V tp0 > 0 Depletion mode V tp0 < 0 Enhancement mode ディジタル回路では Enhancement mode のみ使用する 50
MOSFET が小さくなると起こる問題 ゲート長 L < 0.3μm ぐらいまで小さくすると 素子の縦横比が1に近づき ショートチャネル効果という現象が現れる ( ゲート長 Lを小さくすると閾値電圧 V T が低くなる ) MOSFET 内部の電界が非常に強くなると キャリアの移動速度が限界に達する キャリアの速度飽和という現象が現れる ( 飽和領域でもI ds -V gs 特性が1 次式になる ) 現在の回路シミュレータでは これらの影響もモデル化した 精密なデバイスモデルが使用されている 51
2.1.5 C-V 特性 52
MOSFET のキャパシタンス B C GB S G D G-B 間のキャパシタンス p+ n+ n+ p 断面図 C PN pn 接合のキャパシタンス 53
pn 接合の容量 - 電圧特性 (1) p-type - + - + - + - - - + + + 空乏層 - + + - - + n-type 空乏層には ドナー (+) 電荷 アクセプタ (-) 電荷が平行に並んでいる ( 電気二重層 ) 電位 V 電荷を蓄えたコンデンサと見做せる 順方向バイアスゼロ バイアス逆方向バイアス V B -V PN V B V B +V PN 位置 x 空乏層幅は バイアス電圧に依存する 54
pn 接合の容量 - 電圧特性 (2) C PN 容量 - 電圧特性モデル式 逆バイアス 実測値 逆バイアスでは実測値とよく一致する 順バイアス C PN S 0 Si d CPN (0V ) VPN 1 V B PN 接合の面積 空乏層の幅 V B : Built-in Potential ~0.6~0.9V V PN 0 ~0.6V ( 注 ) 順方向では 電流が流れてキャパシタとしての性質が失われるので 本モデル式は適用できない 55
MOSFET の容量ー電圧特性 (1) 電子のエネルギー qv OX d OX V G を印加した MOS 構造の電子エネルギー MOS 界面付近には空乏層が発生する q φ S V G qv G ゲート電極 SiO 2 p 型 Si V G = V OX +φ S COX C S C O : ゲート酸化膜容量 C S : 空乏層容量 V G VOX S V G V OX O CO S V C C S S G ox si チャネル空乏層 CO CS 等価回路 56
MOSFET の容量ー電圧特性 (2) V G を印加しても まだ強反転せず SiO 2 /Si 界面に電子が発生していない場合 半導体 SiO 2 ( 単位面積当たりの容量 ) ( 空乏層の幅 ) C S O 全容量値 C 0 Si xd 0 t GB OX SiO C 2 1 C O 1 1 C S x D 2 0 Si S qn A ( 付録 : MOSFET の特性式の導出 参照 ) 表面電位 φsとv G は次の関係がある ( 前ページ参照 ) CO S VG C C O S 57
MOS 構造の等価容量 (3) MOS 構造の容量 - 電圧特性曲線 CGB C O C(V G ) C GB 1 C O 1 C S 1 ( V G ) 反転すると V G を増やしても 反転電荷だけが増えて 空乏層は伸びない 従って 半導体容量 Cs は一定になる C GB 1 C O 1 C S 1 ( V tn0 ) 0 V tn0 V G 58
2.1.6 回路シミュレーションモデル
受動素子のモデル 回路シミュレータの中での受動素子 (L, C, R) の表現 Symbol and Label R1 C1 L1 Parameter R=100 Ω C=5pF L=0.2nH 受動素子の特性は ( 温度一定ならば )1 つのパラメータ ( 素子値 ) だけで表せる 60
半導体素子 (MOSFET) のモデル 回路シミュレータの中での半導体デバイスの表現 Symbol and Label Device Model Device Model Name and Parameters G D S B M1 I NMOS( モデル名 ) D W nco{( V L V T =. G V ) V T D 1 V 2 2 D } NMOS V T =0.8V n =500cm 2 /Vs Co =2fF L =0.25 m 半導体素子の特性は デバイスモデル ( 特性式 )+パラメータ( 素子値 ) で表される 61
PN 接合の回路シミュレーションモデル P N PN 接合ダイオード = R S R S, C PN (0V), I S, V BI は 実測値から求める C I PN PN I S q V S 0 Si d CPN (0V ) VPN 1 V k T ( e 1) BI PN 62
MOSFET の回路シミュレーションモデル PN 接合特性 寄生容量 MOSFET 電流ー電圧特性理論式 直列抵抗 ( コンタクト抵抗など ) を組み合わせたモデル Rs DS V S C GS V B V G V D n+ n+ C BS p- I I D D C GB C GD C BD {( V n n 2 ( V G G Rd V V DD T T ) V ) 2 D 0 CGD 1 V 2 (1 V 2 D D ) } ( V ( V SiO = D D 2 ( L L V V t G OX G G eff V V T ) W T ) ) eff CGD CGS D S Rd ID Rs CBD DD DS CBS CGB C CGB C CPN (0V ) CBD VD 1 V OX OX B CS ( V C ( V S G BI, V, V G 63 BI BI ) )
( 重要 ) 論理シミュレーションと回路 シミュレーションの違い 回路シミュレーション トランジスタレベルの回路のシミュレーションを行う 論理ゲートの内部回路 ( トランジスタレベル ) がわかっていれば論理回路もシミュレーションできる 回路方程式の数値解を求めている 半導体デバイスの特性から計算するので精度が高いが 計算時間が長い アナログ回路 ディジタル回路のどちらでもシミュレーションできる 論理シミュレーション 論理回路 ( 論理ゲート記号の回路またはHDL 記述 ) のシミュレーションを行う トランジスタレベルの論理回路のシミュレーションはできない タイムスライス毎に論理演算を実行している ゲートの遅延を考慮して回路の動作速度を求めることもできるが 精度は半導体メーカが用意する遅延時間情報の精度に依存している アナログ回路のシミュレーションはできない 64
回路シミュレーションの準備 (1) 1. LTspice のインストール 電子回路第 2 及び演習の受講者は 既にインストール済み 電子回路第 2 及び演習を取っていない人は 下記の解説を参考に LTspiceをインストールしよう http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/pdf/ap1.pdf ( 設定例 ) http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より 公開作業日誌 2. MOSFET モデルパラメータのインストール http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/cgi/ で自分用の MOSFETモデルパラメータを生成し ダウンロードする ファイル名は cmos.lib に変更しておく ( 好きなファイル名でもよい ) モデルパラメータファイルは LTspiceの回路図ファイル ( 拡張子.asc) の保存先か "LTspiceインストールフォルダ/lib/cmp/" にコピーする ( デフォルトインストールフォルダ C: Program Files (x86) LTC LTspiceIV) 65
回路シミュレーションの準備 (2) 3. MOSFET シンボルのインストール http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より 集積回路工学第 1の案内ページに入り mosfet_symbols.zip をダウンロードする 解凍したディレクトリには N_1u.asy, P_1u.asy, N_50n.asy, P_50n.asyの4つのファイルが含まれている 解凍した4 個のファイルを "LTspiceインストールフォルダ/lib/sym/" にコピーしておく インストールしたシンボルは Component( その他の部品配置 ) ボタンにより Select Component Symbolフォームで選ぶことができる ドレインとソースの位置に注意 66
( 重要 ) 電子回路設計との違い 市販の半導体部品と集積回路ではデバイスパラメータの設定方法や目的が大きく異なることに注意 電子回路設計 モデル名を指定するとパラメータ値が全て代入される 全ての同じ型番の半導体素子に 同じパラメータ値が用いられる 一度パラメータ値を決定すれば変える必要がない通常は 半導体メーカが提供する 集積回路設計 モデル名を指定しても いくつかのパラメータは変数となっている 各半導体素子毎に 異なるパラメータ値が用いられる 必要とする回路特性となるように 回路設計毎に パラメータ値を調整するただし 変更できるのは レイアウトに関係するパラメータのみ 67
演習 2.1 MOSFET の DC 解析 1. 次ページ以降の解説を参考に n-ch MOSFETの I dsn - V dsn 特性と I dsn -V gsn 特性を回路シミュレーションにより求めよ 2. 同様に p-ch MOSFETのI dsp -V dsp 特性と I dsp -V gsp 特性を回路シミュレーションにより求めよ 3. (1) 回路図 (2) シミュレーション結果のグラフ (3) ネットリストを提出せよ グラフの縦軸 横軸の名称と単位を付け忘れないこと 電子回路第 2 及び演習を受講していない人や LTspice の使い方を忘れてしまった人は 電子回路第 2 及び演習の資料や下記の URL を参考にすること http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/ltspice/ 68
演習 2.1 の解説 (1) モデルパラメータファイル コメントアウト (2 行目と 3 行目の選択 ) 電圧掃引のネスティング N_1u のシンボル P_1u のシンボル モデル名 n-ch MOSFET G 端子が近いほうが S p-ch MOSFET ( 参考 ) シンボルの回転は CTRL+R シンボルの反転は CTRL+E ソースの向きに注意 69
演習 2.1 の解説 (2) n-ch MOSFETのシンボルを右クリック MOSFETのパラメータ設定画面で下記のように設定 poly (G) contact S B p-active n-active D D D contact W モデル名 L W D*W (D=3uを想定) 2D+2W (D=3u を想定 ) 並列接続数 p-sub L 注 :p-ch MOSFET のモデル名は P_1u, 他の値は上記と同じでよい 70
演習 2.1 の解説 (3) モデルパラメータファイルを開いてみると モデル名 n-ch MOSFET を表す モデルの種類を表す.model N_1u nmos level = 3 + TOX = 200E-10 NSUB = 1E17 GAMMA = 0.5 + モデル名として N_1u, N_50n, P_1u, P_50n の 4 種類が用意されていることを確認しよう ( これらのパラメータは教育用として公開されている ) 想定製造技術 n-ch MOSFET p-ch MOSFET 想定電源電圧 1um( レガシー ) N_1u P_1u 5.0V 50nm( 先端 ) N_50n P_50n 1.0V 最先端のプロセスで製造されたトランジスタは 教科書の近似式と特性がピッタリ合わないため ここでは 1um のモデルを使用する 71
演習 2.1 の解説 (4) 回路図の貼り付け方法 回路図のウインドウを選択し メニューよりTools > Copy bitmap to Clipboard レポートを作成しているアプリケーション上で貼り付け グラフの貼り付け方法 シミュレーションを実行し グラフを表示させる グラフのウインドウを選択し メニューよりTools > Copy bitmap to Clipboard レポートを作成しているアプリケーション上で貼り付け ネットリストの出力 回路図のウインドウを選択し メニューよりView > SPICE Netlist Netlistが表示されたウインドウを右クリックし Generate Expanded Listing を選び 適当なフォルダに保存する 72