インダクタンス起因ノイズのトレンドークロストークと di/dt ノイズ JEITA EDA 技術専門委員会 DMD 研究会ノイズフリーデザインタスクグループ 山縣暢英 ( ソニー ) 貝原光男 ( リコー ) 蜂屋孝太郎 (NEC) 小野信任 ( セイコーインスツルメンツ )

インダクタンス起因ノイズのトレンドークロストークと di/dt ノイズ JEITA EDA 技術専門委員会 DMD 研究会ノイズフリーデザインタスクグループ 山縣暢英 ( ソニー ) 貝原光男 ( リコー ) 蜂屋孝太郎 (NEC) 小野信任 ( セイコーインスツルメンツ )

目次 活動目的と課題 ノイズの種類と影響 クロストークノイズのトレンド ダイナミック電源ノイズのトレンド まとめ 今後の課題 2

活動目的と課題 活動理念 Noise Free Design への道 LSI LSI 設計者がノイズを意識せずに設計できるような設計インフラ確立を目指す 活動目的 0.1um 世代以降のセルベース設計で 今後どのようなノイズが重要となるのかを把握し 必要となる設計手法 EDA ツールを提案 今年度の課題 クロストークノイズおよび電源ノイズのトレンド解析 特に配線インダクタンスがこれらのノイズに与える影響を調査 3

チップ内ノイズの種類 (CMOS Static Logic) スタティック論理回路におけるノイズ 配線伝播中の信号波形歪み 配線 RC による波形なまり [1] 伝送線路 L 起因の波形歪み 遅延誤差 [1] クロストーク ノイズ 容量結合 誘導結合 [1] 電源ノイズ IR-drop, di/dt dtノイズ, 電源分配系の共振 [2] ここに注力 基板ノイズ 基板を媒介にしたクロストークノイズ 電源ノイズ 4

チップ内ノイズの影響 CMOS スタティック論理回路でのノイズの影響 配線伝播歪み クロストーク 電源ノイズ クロックスキュー / ジッタ増加 不要クロック発生 組合論理出力にグリッジ発生 パス遅延変動 異常データをラッチ 動作タイミング変動 誤動作 5

クロストークノイズのトレンド SPICE シミュレーションによって現象を解析 16bit の並行配線をモデル化 中心の 1 本を Victim 残りの 15 本は Aggressor 15 本の Agressor に同時に変化信号を入力 配線ピッチと幅によるノイズの変化 信号の立ち上がり時間によるノイズの変化 6

配線構造 等長並行配線 L W S T L,S を変えて R L C を抽出 W は S と同じ 相互インダクタンスは全ての配線間 カップリング C は 3 つ向こうの配線まで抽出 7

配線サイズ テクノロジーノード 100nm のグローバル配線を想定 ITRS1999 の予測値を使用 配線高 (T)( 621 nm 配線長 (L)( 0.5mm 1.0mm 5.0mm 10.0mm 配線幅 (W)( ) 間隔 (S)( 230nm 460nm 920nm 1840nm 3680nm 7360nm 8

回路構成 g0 Rd a0 Aggressor c0 CL Rd Rd Rd a7 a8 a9 Aggressor Victim Aggressor c7 c8 c9 CL CL CL x16 GND Rd a15 Aggressor c15 CL a7-gnd a8 GND c8 g0 間の電圧を測定 9

クロストークノイズ波形 (1) 1mm 230 nm Trf 0.0625ns 10

クロストークノイズ波形 (2)( 1mm 920 nm Trf 0.0625ns 11

クロストークノイズ波形 (3)( 1mm 3680 nm Trf 0.0625ns 12

ノイズピーク値変化 (L( 有 ) ノイズ値 ノイズ値 0.6 0.5 0.4 0.3 0.2 0.1 0 0.6 0.5 0.4 0.3 0.2 0.1 0 Trf = 0.125 230 460 920 1840 3680 7360 配線間隔 Trf = 0.03125 230 460 920 1840 3680 7360 配線間隔 ノイズ値 ノイズ値 0.6 0.5 0.4 0.3 0.2 0.1 0 0.6 0.5 0.4 0.3 0.2 0.1 Trf = 0.0625 230 460 920 1840 3680 7360 配線間隔 Trf = 0.015625 0 230 460 920 1840 3680 7360 配線間隔 0.5mm 1mm 5mm 10mm 13

ノイズピーク値変化 (L( 無 ) ノイズ値 ノイズ値 0.6 0.5 0.4 0.3 0.2 0.1 0 0.6 0.5 0.4 0.3 0.2 0.1 0 Trf = 0.125 230 460 920 1840 3680 7360 配線間隔 Trf = 0.03125 230 460 920 1840 3680 7360 配線間隔 ノイズ値 ノイズ値 0.6 0.5 0.4 0.3 0.2 0.1 0 0.6 0.5 0.4 0.3 0.2 Trf = 0.0625 230 920 3680 配線間隔 Trf = 0.015625 0.1 0 230 460 920 1840 3680 7360 配線間隔 0.5mm 1mm 5mm 10mm 14

ノイズピーク値 (L( 有無の差 ) ノイズの差 ノイズの差 0.6 0.5 0.4 0.3 0.2 0.1 0.0 0.6 0.5 0.4 0.3 0.2 0.1 0.0 Trf = 0.125 230 460 920 1840 3680 7360 配線間隔 Trf = 0.03125 230 460 920 1840 3680 7360 配線間隔 ノイズの差 ノイズの差 0.6 0.5 0.4 0.3 0.2 0.1 Trf = 0.0625 0.0 230 460 920 1840 3680 7360 配線間隔 0.6 Trf = 0.125625 0.5 0.4 0.3 0.2 0.1 0.0 230 460 920 1840 3680 7360 配線間隔 0.5mm 1mm 5mm 10mm 15

クロストークノイズまとめ SPICE シミュレーションにより現象を確認 Trf が小さくなると配線サイズに関係なくノイズ大 インダクタンスを考慮するとノイズは大きくなる傾向 配線長 間隔が大きい場合は Lの考慮が必要 配線モデルについては今後も検討が必要 16

ダイナミック電源ノイズのトレンド di/dt ノイズの大きさからパッケージの許容インダクタンスを予測 di/dt ノイズを回避するために必要なデカップリングキャパシタ (Cd( Cd) の容量を予測 Cd の効果を SPICE シミュレーションで確認 17

di/dt のモデル ピーク電源電流 Ipeak 平均電源電流 I 1=Trf クロック信号 7 1 7 周期 T = 16Trf 電源電流 CLK の山は無視 k Trf di/dt = Ipeak/(k Trf/2) Ipeak x k Trf/2 = I x (Trf x 16) Ipeak = 32I/k 最悪は k=1 Ipeak=32 I di/dt = 64 I/Trf 18

許容インダクタンスのトレンド ノイズ値 V= L di/dt V=0.1Vdd として許容インダクタンスを算出 インダクタンス nh 1.E-01 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 130 100 70 50 テクノロジノード nm potable High performance Actual ITRS1999 19

di/dt ノイズの問題 現状パッケージのリードのインダクタンスは 許容インダクタンスよりも大きい チップ内にデカップリングキャパシタ (Cd( Cd) を入れて ノイズを低減 20

デカップリングキャパシタ要求量 平均消費電流 1 クロックあたりのチャージの時間積分量 総電荷量 (The charge drawn during a burst is) ΔQ = I/2fc (I: 電流, fc 周波数 ) ( 殆どのロジックはクロックの両エッジで変化するので 2fc と なる ) 遷移中の電荷をデカップリング容量から供給すると ΔV = ΔQ/C C = ΔQ/ Q/ΔV = Q/C (C: デカップリング容量 ) V = I/(2fc x ΔV) (ΔV: 許容変動電圧 ) I/(2fc x V) 21

Cd の要求値のトレンド 1600 High Performance 30 Portable デカップリング容量 nf 1400 1200 1000 800 600 400 200 0 130 100 70 50 テクノロジノード nm デカップリング容量 nf 25 20 15 10 5 0 130 100 70 50 テクノロジノード nm ITRS1999 22

Cd の要求値 ( ゲート面積換算 ) Cd *Tox / εox よりゲート面積に換算 High Performance Tox εox は ITRS1999 の値を使用 Portable GATE 面積 mm2 40 35 30 25 20 15 10 5 0 130 100 70 50 テクノロジノード nm GATE 面積 mm2 3.5 3 2.5 2 1.5 1 0.5 0 130 100 70 50 テクノロジノード nm High Performance ではチップ全体に対して 4% 程度の面積 23

SPICE による Cd の効果の確認 10mm のチッフ を想定 チッフ を 16 分割するように簡易電源ク リット を設定 交点に電流源をもたせる ( 全体消費電力から交点に平均 ) 電源 Pin にはハ ッケーシ の LCR を付け理想電源に接続それぞれの電源ラインの両端 (1 辺 16 ヶ所 ) 電源ラインは 交点から交点まで 4 段の π 型で近似テ カッフ リンク 容量は その中に組み込んでいる 中央点での電圧をチェック (8,8) ハ ッケーシ L=1nH C=0.1pF R=0.1Ω チッフ 内 L=0.5nH/mm 電流源波形は Trf=0.0625ns[1G/16] リート VDD (0,0) (16,0) (8,8) (0,16) (16,16) 24

シミュレーション結果 オンチップ L 無し オンチップ L 有り di/dt ノイズ [ V/Vdd] 0.5 0.4 0.3 0.2 0.1 R=0.5Ω/mm R=1.0Ω/mm R=2.0Ω/mm 簡易式 di/dt ノイズ [ V/Vdd] 0.5 0.4 0.3 0.2 0.1 R=0.5Ω/mm R=1.0Ω/mm R=2.0Ω/mm 簡易式 0 0 10 20 30 デカップリング容量 [nf] 0 0 10 20 30 デカップリング容量 [nf] 25

SOI で予想される影響 寄生容量は Cd としての効果をもっている Well 容量 電源配線自身の容量 1 になっている信号配線の容量 SOI では寄生容量が減る Well がなくなるので Well 容量がなくなる Box 容量が Well に相当するが 値は小さい Cd セル自体が作りにくくなる 面積あたりのゲート容量自体が小さい 26

ダイナミック電源ノイズまとめ di/dt ノイズの回避のために Cd の挿入は必須 Cd の必要量はテクノロジーノードに反比例する Cd の必要量は簡易式により比較的精度よく求めることができる SOI では Cd の必要量の確保が難しくなる可能性 27

まとめ SPICE シミュレーションにより クロストークノイズにおけるインダクタンスの影響を確認 デカップリングキャパシタの効果を SPICE シミュレーションにより確認 28

今後の課題 クロストークノイズ 配線モデルの更なる検討 クロストークノイズスクリーニングのための簡易式の作成 ダイナミック電源ノイズ di/dt の計算モデルの改良 デカップリングキャパシタの最適配置方法の検討 29

参考文献 [1] C.-K. Cheng, J. Lillis, S. Lin, N. Chang, Interconnect Analysis and Synthesis, Wiley, 2000. [2] H.B.Bakoglu, Circuits, Interconnections, and Packaging for VLSI, Addison Wesley, 1990. 30