13 9
1 1.1 MOS ASIC
1.1..3.4.5.6.7 3 p 3.1 p 3. 4 MOS 4.1 MOS 4. p MOS 4.3 5 CMOS NAND NOR 5.1 5. CMOS 5.3 CMOS NAND 5.4 CMOS NOR 5.5
.1.1 伝導帯 E C 禁制帯 E g E g E v 価電子帯 図.1 半導体のエネルギー帯. 5 4 伝導帯 E C 伝導電子 ドナー準位 1 + q E g 禁制帯 E v 価電子帯 図. 形半導体のエネルギー帯 - 1 -
p.3 伝導帯 E C E g 禁制帯 1 q アクセプタ準位 q E v 価電子帯 図.3 p 形半導体のエネルギー帯 1 - -
. P Si P 1 + P P + e P P B Si B 1 B B + + B - 3 -
.3 E E f f E ( ) = 1 + e 1 E E kt f E C フェルミ準位 E v 0 1 f ( E) 1.0 図.4 フェルミ - ディラクの分布.4 1 1/ 1 1/4 1 1/ 1 ( ) = ( f ) f E 1+ E E kt e - 4 -
f ( E) E T = 0 1. ( E< E f ) ( E E f ) kt ( E E f ) kt e = e = 0. ( E> E f ) 1 f ( E ) = = 1 1+ 0 ( f ) E E kt e = f ( E ) = 0 E E f f E E kt T 0 E E f 3kT ( ) f e e 3 1 E f kt e ( ) 1 ( f ) f f ( E) = e = e e ( E Ef ) kt 1+ e f E e EkT E E kt E kt EkT - 5 -
.4 N( E) = f( E) N( E) de Ec f ( E) N( E) f 1 ( E ) = ( E EF ) kt 1 e e + ( ) EF E kt 1 N( E) = m 3 E E π ( ) ( ) 3 1 c h m E c Dirac = π ( ) Ec EF kt Nce N p c E v p = fp ( E) N( E) de f ( E) p 1 1 F fp ( E) = 1 = e 1 ( E EF) kt 1 ( EF E) kt + e + e ( EF Ev) kt p Nve N v ( E E ) kt - 6 -
.5 p ( E E ) kt g p = N N e = N N e v c E kt c v c v E g Eg = Ec Ev p E i i c ( ) = = N e Ec Ei kt E i i v ( ) p= = N e Ei Ev kt Ec + Ev kt Nc Ei = l N N N c v i v = N N e i c v Eg kt i i p i ( ) = e Ei EF kt i ( ) p = e Ei EF kt - 7 -
.6 v [m/s] E [V/m] v= µ E µ [m /Vs] µ µ p qe a m qe a = m 0 v τ 1 qe v= aτ = τ m J J = σ E = qv = p q τ σ = m q E τ m v v σ qτ v = v= µ E = E = µ E m qτ µ = m σ = qµ σ = qµ + pqµ p - 8 -
.7.7 x x t 図.7 時間と共に拡散する様子 F F d dx F = d D dx D F D p p F p = dp Dp dx F F d F = v D = µ E D dx d p dp Fp = pµ pe Dp dx d dx µ, µ D, D p D D µ µ p = p = p kt q - 9 -
3 p 3.1 p p p p 3.1 E cp E i E fp E vp p o φ + φ p φ p E c E f p φ E i p o E v p type type p 図 3.1 p 接合 φ + φ p p type type p p ドナーとアクセプタ密度 0 N d N a N N d N a ( N N ) ( N N ) d a a d 図 3. p 接合のドナーとアクセプタ密度 - 10 -
p p p ρ ( ) ρ = q p+ N N ρ = 0 p ρ 0 p V f V fp d a ( φ + φ ) p p φ + φ p - 11 -
3. p p p p p x d p x p x xd = xp + x Nx = Nx a p d qnd ( ) 0 < x < x dv εε S 0 = dx qna ( xp < x< 0) εε S 0 dv x= x x= xp p E = dx dv qnd = ( x x ) dx εε S 0 dv qna = ( x+ xp ) dx εε S 0 p x = 0 E max qnd qna Emax = x = xp εε S 0 εε S 0 xe d max V = - 1 -
x d x d = εε S 0 N a + N d q N N a d V p p V VF V + VR εε S 0 N a + N d a d ( ) xd = V VF q N N εε S 0 N a + N d a d ( ) xd = V + VR q N N x d p C J C J dq CJ = dv dq dv dq dq = ρdx, dv = xdde C J εε S 0 CJ = xd p C J C J = qnaεε S 0 ( V V ) F C J = qnaεε S 0 ( V + V ) R 1 = + C qn εε J a S 0 ( V V ) R - 13 -
4 MOS 4.1 MOS MOS MOS MOS MOS 0 0 MOS 4.1 ゲート ソース ドレイン チャネル + + 正孔 p 形基板 図 4.1 MOS トランジスタ p V DS p MOS - 14 -
VDS > VGS Vth 4. ゲートソースドレイン酸化膜反転層 + + 空乏層 p 形基板 図 4. ピンチオフ状態 V V V DS GS th - 15 -
4. p MOS p MOS MOS p 4.3 ゲート ソース ドレイン 酸化膜 p + p + 電子 形基板 図 4.3 p チャネル MOS トランジスタ p MOS p - 16 -
4.3 MOS 3 MOS VGS Vth 0 I DS 0 I DS 0 V V > V > 0 GS th DS V IDS = β ( VGS Vth ) VDS DS 0 < VGS Vth < VDS β I = V V ( ) DS GS th β I = V V + V ( ) ( 1 ) DS GS th DS 4.4-17 -
β MOS β W εox β = µ L tox µ ε OX t OX W L β ( t ) ( W L) µ ε OX OX - 18 -
5 CMOS NAND NOR 5.1 Meal & Coway Taer EDA L-Edit GDS CIF GDS (Graphic Data System ) VLSI VLSI L-Edit TDB TDB L-Edit DRC Si 5.1 表 5.1 シリコンの使用用途の違い タイプ 不純物 不純物濃度 使用用途 酸化膜 (SiO) 絶縁層 - シリコン ( ドナー ) リンまたはヒ素 10 15 cm -3 pmos Tr の基板 (CMOS 回路の基板 ) + 拡散 ( ドナー ) リンまたはヒ素 10 0 cm -3 MOS Tr のソースとドレイン + ポリシリコン ( ドナー ) リンまたはヒ素 ゲート p - シリコン ( アクセプタ ) ホウ素 10 16 cm -3 MOS Tr の基板 (CMOS 回路の p- ウェル ) p + 拡散 ( アクセプタ ) ホウ素 10 0 cm -3 pmos Tr のソースとドレイン - 19 -
(polysilico) (metal1) (active) N (-well) p-select/ -select (cotact) 5. - 0 -
polysilico Plate polisilico polysilico -1-
metal1 Plate metal1 metal1 --
active -well p + -well ( + ) Plate well + + p+ + p + active active -3-
-select / p-select -select / p-select Plate -select p-select -select p-select -select / p-select -select / p-select -4-
-well Plate -well -well -5-
cotact Plate cotact cotact -6-
5. CMOS = 1µm CMOS p, µm ( ) 6µm (6 ) CMOS 5.1 5. 5.1 p MOS MOS Vdd GND x 5.1 -well 3µm (3 ) p, 0.6µm (0.6 ) 400 (0.04 ) 0.6µm (0.6 ) 5.3 [816µm (16 51 )] 5. Vdd GND 5.1 p MOS MOS 5.1 Vdd 5. [783µm (7 9 )] 5.1-7 -
( ) IN CMOS A OUT ( A) Plate1 polisilico metal1 active -select p-select -well cotact Plate p MOS MOS + p + + + p + p + well L L polisilico,metal1,active,-select/p-select,well,cotact iverter1-8-
( ) IN CMOS A OUT ( A) Plate1 polisilico metal1 active -select p-select -well cotact Plate Vdd IN GND p MOS MOS OUT polisilico,metal1,active,-select/p-select,well,cotact iverter -9-
5.3 CMOS NAND = 1µm p MOS MOS µm ( ) 6µm (6 ) NAND 5.3 5.3 Vdd GND A B MOS p MOS [160µm (30 54 )] 5.4 Vdd GND 5.3 p MOS MOS 5.3 Vdd 5.4 [1015µm (35 9 )] 5.3 605µm Vdd GND Vdd GND - 30 -
CMOS NAND OUT A metal1 Plate1 OUT B polisilico active -select = AB i p-select -well cotact NAND polisilico,metal1,active,-select/p-select,well,cotact iput NAND 1 polisilico,metal1,active,-select/pselect,well,cotact -31- iput NAND 1
CMOS NAND OUT A metal1 Plate1 OUT B polisilico active -select = AB i p-select -well cotact NAND Plate polisilico,metal1,active,-select/p-select,well,cotact Vdd iput NAND OUT polisilico,metal1,active,-select/p-select,-well,cotact A B -3- GND iput NAND
5.4 CMOS NOR NOR 5.5 5.4 5.4 p MOS p MOS MOS [1085µm (31 35 )] 5.4-33 -
CMOS NOR OUT = A + B A metal1 -select OUT B active Plate1 polisilico p-select -well cotact Plate NOR Vdd OUT polisilico,metal1,active,-select/p-select,well,cotact A B -34- GND iput NOR
5.5 A) p MOS 5.6 µm 6µm p MOS 43µm (16 7 ) MOS 10µm (1 10 ) p MOS - B) p MOS () (p MOS trasistor ) ( MOS trasistor ) ( p type MOS Trasistor) ( INVERTER) (816 ) = + ( type MOS Trasistor ) (16 7 ) + (1 10 ) = (816 ) (43 ) (10 ) 816 = 64 174 = 1 64 = 1.71 = 1.7 + - 35 -
1 174 64 -select 3 3 C) NAND MOS p MOS ( NAND ) (p MOS trasistor ) ( MOS trasistor ) ( iputs NAND) (1015 ) = ( ) (43 ) (10 ) {( p type MOS Trasistor) + type MOS Trasistor } { + } (1015 ) = 64 { } 1015 = 184 = 0.790 = 0.79 NAND 1 1015 184 MOS 1 D) NOR MOS p MOS ( NOR ) (p MOS trasistor ) ( MOS trasistor ) - 36 -
( iputs NOR) (1085 ) = ( ) (43 ) (10 ) {( p type MOS Trasistor) + type MOS Trasistor } { + } (1085 ) = 64 { } 1085 = 184 = 0.845 = 0.85 NOR NAND 1 1085 184 p MOS 1 NAND p MOS - - 37 -
5.6 CMOS NAND, NOR - 38 -
13 9-39 -
1. Neil H. E. Weste ad Kamra Eshraghia, PRINCIPLES OF CMOS VLSI DESIGN,ADDISON-WESLEY PUBLISHING COMPANY, prited with correctios October, 1994,p144 146.,, 1986 3., VLSI,,1986 4., CMOS LSI,,1989 5., VLSI,, - 40 -