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ひろじうとだ
5 years ago
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1 PCI Express アドインカードの構成選択と基板設計の要点 PALTEK Corporation Proprietary to PALTEK CORPORATION 1

2 AGENDA! PCI Express ハードウェア構成! アドインカードシステム構成! PCI Express 専用 PHY チップ GL9714! PIPE インターフェース構成! 配線仕様の検討とプリント基板設計! PCI Express の評価 PCI-SIG PCI Express Configuration Space Testing PCI-SIG Electrical Testing 2

3 PCI Express ハードウェア構成アプリケーション I/F トランザクション層 PCI-Express の層構成ロジカル物理層電気的物理層データリンク層物理層 MAC PIPE インターフェース PCS PMA 1 PHY 内蔵 Virtex-4 FX 2 Virtex-4 Spartan-3 2 専用 PHY GL ASIC FARADAY PCI Express リンク 3

4 1.PHY 内蔵 FPGA によるハードウェア構成! PHY 内蔵 FPGA による 1 チップソリューション高速トランシーバ内蔵 FPGA による PHY 機能とコアロジックによる MAC 層機能を 1 チップで実現メリット基板設計時間の短縮と基板配線効率の最適化 (PIPE の削減 ) 統合開発環境による一元化かれた設計手法 ( システム回路設計 ) 1 チップ化 1 コード設計によるマルチレーン設計手法コアロジックを使った拡張性拡張機能 IP コア MAC/PCS 上位 2 層 PIPE Like PHY/MAC インターフェース高速トランシーバブロック PCI Express スイッチ / Root Complex プロセッサー 4

5 2.PHY+FPGA によるハードウェア構成! 専用 PHY チップ +FPGA による完全な PCI-Express の実現外部専用 PHY(PMA+PCS+ 専用マクロ ) を用いて完全な PCI-Express 機能を提供メリット PCI Express の専用マクロ搭載 (Elastic, レシーバステータス, etc ) FPGA 拡張機能 IP コア MAC/PCS 上位 2 層 MAC 層デバイスの幅広い選択とコスト低減回路設計期間の短縮 ( レジスタ設定でのオペレーション制御 ) 標準インターフェースの採用 (PIPE) リスクの分散 PIPE PHY/MAC インターフェース PHY チップ高速トランシーバブロック専用 PCS ハードマクロ PCI-Express スイッチ / Root Complex プロセッサー 5

6 3. ASIC によるハードウェア構成! ASIC による 1 チップソリューション ASIC を用いた 1 チップによるユーザーシステム独自のハードウェア構成の実現メリット量産化コストの大幅な低減独自システムの構築 (BGA ピン配置や特定機能の搭載 ) 高いセキュリティーシステムの実現基板設計効率の向上拡張機能 MAC 上位 2 層 PCS PMA PCI-Express スイッチ / Root Complex プロセッサー 6

7 PALTEK 社製アドインカードシステム構成 FPGA Debug 3.3V 7 Seg. LED 2 pieces DIP SW 8 pole Push SW 3pieces USER x2 Reset Push Button Program Conf Done Config Status LED JTAG Connector XCF16P SPARTAN-3 XC3S4000-FG900 SUB-Board DIP SW 4 pole (Config Mode) PIPE Probing PAD DDR SO-DIMM #1 DDR SO-DIMM #2 DIP SW 4 pole (Mode) GL9714 PCIe PHY 2.5V SMBus (FPGA Master) 3.3V SMBus (FPGA Slave) PCIe Edge (4Lane) 7

8 写真 1:PCI Express 評価用アドインカード FPGA POL 電源サブ基板拡張用コネクタ LDO レギュレータ PCI-Express PHY コンフィギュレーション ROM (a) 部品実装面 8

9 写真 1:PCI Express 評価用アドインカード DDR-SDRAM SODIMM モジュール (b) 部品実装面 9

10 PCI Express 専用 PHY チップ GL9714! GL9714 がサポートする代表的な PCI-Express 機能 Receiver detection (Base Specification ) De-emphasis (Base Specification ) Beacon generation/detection (Base Specification ) Power Management Mode (Base Specification 5.) Spread Spectrum Clocking (Base Specification ) PIPE ( インテル社 ; PHY Interface for the PCI Express TM Architecture) Low Power mode (Base Specification 5.) オンチップ PLL テストモードサポートループバックモードサポート SMBus Programmable Registers 10

11 補足 :De / Pre -Emphasis! De-Emphasis 非遷移ビットの振幅の抑制 ( レベルの低下 ) 振幅 800mV の場合の De-Emphasis レベル -3.0dB to -4.0dB 566mV(-3dB) >= VTX-DIFFp-p >= 505mV(-4.0dB) Bit Stream: ! Pre-Emphasis 遷移ビットの振幅の増幅強調 ( レベルの増化 ) Bit Stream:

12 GL9714 Operation Mode lane# PIPE Width (bit) PIPE Clock (Mhz) SDR/DDR SDR DDR SDR DDR DDR SDR 12

13 Genesys PCI Express Device Status Part Number Lane PIPE 消費電力動作温度範囲 Availability GL9714 X4 / 10Gbps 125MHz/250 MHz GL9711 X1 / 2.5Gbps 125MHz/250 MHz 750mW mW 量産中量産中 Part Number Lane To Bridge 消費電力動作温度範囲 Availability GL9701 X1 32bit, 33/66MHz Q3 13

14 GL9714 トランスミッター回路ブロック TXCMP TXDK TXIDLE TXDET /LPBK 16/8bits PIPE 8bits 10bits Byte Serializer 16bit => 8bit 8B/10B Encoder Serializer P => S Driver PCLK PLL 2.5Gbps ループバック PCS: Physical Coding Sublayer PMA: Physical Media Attachment! PCS ブロック 8B/10B Encoding Byte Serializer! PMAブロック Serializer Driver PLL 14

15 GL9714 レシーバ回路ブロック RXIDLE RXVLD K28.5 Detection Receiver Status RXSTS 1bits 10bits Receiver CRU Deserializer S => P Elastic Buffer* 8B/10B Decoder Byte Serializer 8bit => 16bit 8/16 bits PIPE 2.5Gbps CDR RXPLR RXDK ループバック PMA: Physical Media Attachment! PCSブロック 8B/10B Decoding Byte Serializer Elastic Buffer! PMAブロック Clock Recovery Unit (CDR, PLL) ワードアラインメント PCS: Physical Coding Sublayer Elastic Buffer Clock Tolerance Compensation 送受信ポート間の周波数偏差は受信側のエラスティックバッファで許容しますトータル 600ppm の周波数偏差を許容します (1666 クロックで 1 クロック分の差が発生 ) BaseSpec 1.1 より 15

16 参考 : 拡散スペクトラムクロッキング Differential Transmitter (TX) Output Specifications Max. Freq ps ( Gbps) Min. Freq ps ( Gbps) Max.Freq ps Min. Freq ps Eye width 0.7UI (0.3UI JITTER) rev1.0a Eye width 0.75UI (0.25UI JITTER) rev SSC 変調周波数はデータレートの - 0.5%~+0% の範囲内で変調周波数が 30kHz~33kHz 以内でなければならないまた送受信ポート間で ±300ppm 以内の周波数偏差 ( すなわちトータル 600ppm 以内 ) でなければならない SSC を使用する場合リンク間の両ポートは同じクロックソースを用いること PCI-Express BaseSpec 1.1 より補足ポイント Trigger 変調周波数 30kHz~33kHz TTX-EYEMEDIANto-MAXJITTER 0.15UI (rev1.0a) 0.125UI (rev1.1) 16

17 PIPE インターフェース構成! PHY interface for PCI-Express! 50 本 IO/lane! 32 本 IO/lane! I /O Standardの定義はありません通常 2.5V SSTL2 Class1 I /O Standardを使用 TxData 16 ビットまたは 8 ビットデータリンク層 TxDataK Command 2 ビットまたは 1 ビット 7 ビットシリアル信号 2.5Gbps MAC 層デバイス 16 ビットまたは 8 ビット 2 ビットまたは 1 ビット RxData RxDataK PHY チップ 6 ビット Status PCLK 17

18 SSTL_2 の終端構成 VTT=1.25V ドライバ R P 50Ω レシーバー R S 25Ω Z 0 = 50 Ω ピン (a)sstl_2 ClassI VREF=1.25V VTT=1.25V VTT=1.25V R P 50Ω ドライバレシーバーピン R S 25Ω Z 0 = 50 Ω ピン (b)sstl_2 ClassII VREF=1.25V 並列終端抵抗 FPGA ドライバー直列抵抗 or オンチップ終端 (DCI) レシーバーデバイス並列終端抵抗外側に終端抵抗を配置する Fly-By 終端スキームレシーバーより外側に終端抵抗を配置する 18

19 SSTL 終端電源のデカップリング VTT 電源デカップリング用コンデンサ集合抵抗 19

20 SSTL 終端電源のデカップリング集合抵抗 VTT 電源デカップリング用コンデンサ 20

21 マルチ PHY の PIPE 構成データリンク層 MAC 層デバイス Tx/Rx Data Tx/Rx DataK PHYSTS PCLK TXDET/LPBK PD RST GL9714 x4 シリアル信号 2.5Gbps Tx/Rx Data Tx/Rx DataK PHYSTS PCLK GL9714 x4 シリアル信号 2.5Gbps TXDET/LPBK : Receiver Detection 及びループバック制御 PD : パワーステート制御, RST : リセットピン 21

22 補足 : マルチレーン PIPE 構成共有信号 CLK PCLK TxDetectRX/Loopback Reset# PowerDown[1:0] PhyStatus レーン毎の信号 TxData[], TxDataK[] RxData[], RxDataK[] TxElecIdle TxCompliance RxPolarity RxValid RxElecIdle RxStatus[2:0] 参考 Intel; PHY Interface for the PCI Express TM Architecture ver1.0 22

23 配線仕様の検討とプリント基板設計 Proprietary to PALTEK CORPORATION 23

24 基板設計ガイドライン! 仕様参考資料 PCI-SIG; Add-in Card Compliance Checklist for the PCI Express PCI-SIG が開催するプラグフェスタ (Compliance Workshop) に参加する際, アドインカードの仕様を申告するために用いる資料 PCI-SIG; Card Electromechanical(CEM)Specification アドインカードの仕様について記載された規格書 PCI-SIG; PCI Express Base Specification PCI-Express の規格書現在のところ CEM Spec, Base Spec ともに Rev1.1 が発行されている 24

25 シリアルラインの設計ポイント 1! PCI Express アドインカードの基板設計におけるポイント差動信号内での極性 ( 正極性と負極性 ) の反転を許容する (Base Specification ) シリアル出力のレーン間スキューは 500ps+2UI( 約 1.3ns) まで許容する (Base Specification ) シリアル入力のレーン間スキューは 20ns まで許容する (Base Specification ) Lane reversal Option( Base Specification Required and Optional Port Behavior) X4 の場合 :Lane0 Lane3, Lane1 Lane2, Lane2 Lane1, Lane3 Lane0! 仕様の目安レーン間の配線誤差は 5cm 以内にする Er=4.7 程度の場合 100m で 0.7ns 程度の伝播遅延が発生 CEM Specification に準拠できるような配線を考慮エッジまでの配線長は 10cm 以内にする 25

26 シリアルラインの設計ポイント 2! カード仕様に合わせた配線構成シリアル出力 : 半田面シリアル入力 : 実装面部品実装面 (Side B) 半田面 (Side A) 出力信号及びクロックライン接続ビア PHY チップ入力 AC 結合キャパシタ出力アドインカードマザーボード 26

27 配線仕様の検討! Add-in Card Compliance Checklist を参考に仕様検討チェックリスト項目ビアの本数 (PCB.01#09) ビアのサイズ (PCB.01#09) マイクロストリップ線路のインピーダンス仕様 (PCB.01#01)*1 ストリップ線路のインピーダンス仕様 (PCB.01#02)*1 内容出力ラインのビア : 四つ以下入力ラインのビア : 二つ以下一つのラインに設置するビアは最大で合計六つまでとするパッドサイズ :25mil 以下ホールサイズ :14mil 以下差動インピーダンス (4/6 層板 ):100Ω±20% 差動インピーダンス (8/10 層板 ):85Ω±20% シングルエンドインピーダンス (4/6 層板 ):60 Ω±15% シングルエンドインピーダンス (8/10 層板 ):55Ω±15% 差動インピーダンス (6 層板 ):100Ω±20% 差動インピーダンス (8/10 層板 ):85Ω±20% シングルエンドインピーダンス (6 層板 ):60Ω±15% シングルエンドインピーダンス (8/10 層板 ):55Ω±15% *1 配線のインピーダンス仕様については基板材料や層構成, 配線幅などによって変化するため, マイクロストリップ線路, ストリップ線路ともに差動インピーダンス 100Ω±10%, シングルエンドインピーダンス 50Ω±10% を維持できる範囲のインピーダンス仕様で基板設計を実施する 27

28 配線手法の検討 1! 差動配線ノイズのキャンセルと EMI 低減のため, 可能な限り差動信号の 2 本の線は対称に配線する! 配線の曲がり配線幅の変化によるインピーダンス不整合を防止するため,90 ( 直角 ) の曲がりは禁止し,135 以上の角度を維持して曲げるようにする! スプリット上の配線 " インピーダンスの不整合を生じさせないため, 可能な限りスプリット ( 切れ目 ) のあるプレーンの上を配線しないバイパスコンデンサ ( パスコン ) の挿入ガードトレースの追加ただしビアなしでの長距離トレースはアンテナとなるため注意対称線路 135 以上の曲がり非対称線路 90 曲がり配線イメージスプリットのあるプレーン上の配線 28

29 配線手法の検討 2! 蛇行配線の仕様例 " 等長配線補完のための蛇行配線などで差動ペアが非対称配線になる場合 E は D の 2 倍未満 F は配線幅の 3 倍以上を確保差動非対称配線仕様! 配線の曲がり仕様例 α は 135 以上 A は配線幅の 4 倍以上を確保 B B および C は配線幅の 1.5 倍以上を確保 C α A 配線曲がり仕様 29

30 配線手法の検討 3! 部品配置 " AC 結合用コンデンサなど, 配線に直接挿入する受動部品やオシロスコープ用のパッドなどの配置イメージ部品やパッドの配置は差動ペア間で対称になるようにするパッドを設ける場合はスタブを極力作らないように配線する対称配置非対称配置コンデンサとパッドの配置スタブ! 層間配線 " 多層基板で複数の層に渡って配線する場合のイメージリファレンス (GND) プレーンが層間で異なる場合帰還電流用のパスを確保する目的で配線ビアの周辺に GND 用ビアを設けるようにする X 層 Y 層複数層に渡る配線パッド GND ビア配線ビア 30

31 外形寸法及び実装部品検討! 実装後部品高さ半田面 : 2.67mm 以内部品実装面 : 14.47mm 以内! 板厚 1.57mm! 注意点半田面実装部品の検討 PIPE 配線領域の確保これらの仕様は CEM Specification に準拠させた場合の注意点ですレーン数高さ規定長さ規定 x1 ハーフサイズカード最大 mm (4.376インチ) 最大 mm (6.600インチ) x1, x4, x8, x16 フルサイズカード最大 mm (4.376インチ) 最大 mm (12.283インチ) ロープロファイルカード最大 mm (2.731インチ) 最大 mm (6.600インチ) CEM Specification 6. Add-in Card Form Factors and Implementation より 31

32 スケマティック設計 32

33 プリント基板設計 -1 シリアル配線直下層は統一したリファレンスプレーンを設けインピーダンス不整合を防止するゴールドフィンガー直下にはパターンを設けないようにし基板厚を可能な限り守る (1.57mm) Layer 2 Layer 9 Layer 1 Layer 10 33

34 プリント基板設計 -2! シリアル配線はその他のデジタル信号などから干渉のないよう配線する! ゴールドフィンガーにある PRSNT#1/#2 の電解金端子は電極設置用パターンを引き伸ばしておくこと活栓挿抜の際の基板存在確認用ピン CEM Specification 3.2 Presence Detect より 34

35 モニター端子の設置と配線! 各コントロール信号は可能な限りモニター端子を設置する! ほとんどの端子は CMOS 信号であり等長配線グループからはずすことが可能! P6960 などを活用 35

36 PAD 配線の注意点! PAD がスタブとなり信号品質の劣化の原因となる可能性がある! 配線の曲がりが増化しクロストークやインピーダンス不整合の原因となる! PAD を通過するような配線ができているためスタブとなる部分がなくまた曲がりが少ない最適な構成スタブ領域 36

37 PIPE 配線の検討と解析! 他ビット高速パラレルバス PIPE 等長配線の実施配線領域の確保適切なマージン設定 I/O 特性の理解 SSTL-2 Class1 JESD8-9B 終端のネットワーク化検討ピン配置の検討伝送線路解析遅延算出によるセットアップ / ホールドのマージン設計の適用信号品質の評価仮想基板伝送路のモデリング 37

0 1000.0 V ol t ag e -mv - 1500.0 1000.0 500.0 500.0 0.000 0.000-500.0-500.0-1000.0-1000.0 1500.0 2000.0 2500.0 3000.0 3500.0 4000.0 4500.0 5000.0 5500.

38 PIPE データ伝送線路解析例 OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V7.5 OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V V [U9.1 (at pin)] V [U11.1 (at pin)] V ol t ag e -mv V ol t ag e -mv Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:24: Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:33:52 38

PCLK 伝送線路解析例 3500.0 OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V7.5 V [U32.1 (at pin)] 3500.0 OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V7.5 V [U33.

0-1000.0 1500.0 2000.0 2500.0 3000.0 3500.0 4000.0 4500.0 5000.0 5500.0 6000.0 Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:26:20 1000.0 1500.0 2000.0 2500.0 3000.0 3500.0 4000.0 4500.0 5000.0 5500.0 Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:27:32 39

39 PCLK 伝送線路解析例 OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V7.5 V [U32.1 (at pin)] OSCILLOSCOPE Design file: GL9714.FFS Designer: PALTEK_USER HyperLynx V7.5 V [U33.1 (at pin)] V ol t ag e -mv V ol t ag e -mv Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:26: Time (ps) Date: Thursday Jul. 13, 2006 Time: 19:27:32 39

40 電源パターン設計 40

41 電源パターン設計! 各アイランド構成 12V : 基本電源 ( エッジまたは外部入力 ) 12V VTT_PIPE : PIPE SSTL-2 終端電源 1.25V 2.5V : FPGA I/O, PHY I/O 用 2.5V 41

42 補足 : 電源パターン設計 42

43 FPGA ピンアサイン IO リストパッケージビューによる確認ピン配置 IO 規格設定 43

44 Configuration Space Testing! PCI Express Configuration Test Specification Configuration Space Test Considerations Revision 1.0 各テスト内容及び確認項目の一覧! PCI Express Configuration Test SW (PCIE-CV) 最新版 :PCI Express Configuration Test Software v.1.3 テストプログラム 44

45 Electrical Testing! Compliance Pattern Checking Base Specification Compliance Pattern 解析ソフトウェア : Protocol Trigger and Decode Application ver

46 Electrical Testing PCI-SIG! 解析ソフトウェア : PCI Express Electrical Test Software: SIGtest version 2.1.! オシロスコープ : TDS6154C 46

47 Electrical Testing! 解析ソフトウェア : TDS RT-eye version 2.0.0! オシロスコープ : TDS6154C 47

48 参考資料! PCI Express Base Specification Revision 1.0a PCI-SIG Press, April 15, 2003! PCI Express Card Electromechanical Specification Revision 1.0a PCI-SIG Press, April 15, 2003! PCI Express Base Specification Revision 1.1 PCI-SIG Press, March 28, 2005! PCI Express Card Electromechanical Specification Revision 1.1 PCI-SIG Press, March 28, 2005! Configuration Space Test Considerations Revision 1.0 PCI-SIG Press, April 26, 2004! Add-in Card Compliance Checklist for the PCI Express Base 1.0a Specification PCI-SIG Press, September 14, 2004! Board Design Guidelines for PCI Express Architecture PCI-SIG Developers Conference 2004! Introduction to PCI Express Intel Press, 2003 (ISBN )! The Complete PCI Express Reference Intel Press, 2003 (ISBN )! デザインウェーブマガジン 2006 年 1 月号 PHY チップと FPGA で x8 PCI-Express アドインカードを開発 48

Microsoft Word - 02_PCIe特集_ﾎﾞｰﾄﾞ設計.doc

Microsoft Word - 02_PCIe特集_ﾎﾞｰﾄﾞ設計.doc PCI Express ボード設計特集 - ボードを検討されている方必見!- 2006 年 11 月第 2 回目次 PCI Express ボード設計特集 -ボードを設計されている方必見!-... 2 1 PALTEK PCI Express 評価ボード -PTKB -... 2 1.1 PALTEK PCI Express 評価ボードのコンセプト... 2 1.2 多くのメリット... 2 1.3