Microsoft PowerPoint - 集積回路工学(11)_LP改_100112

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1 集積回路工学 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 2//3 集積回路工学 ()

2 () 低消費電力設計 デバイスと回路設計 資料は松澤研のホームページ にあります 2//3 集積回路工学 () 2

3 携帯電話 低消費電力技術無しでは携帯機器は実現しない!! 現在の携帯電話は万能の通信 A 機器である 携帯電話 (WCDMA/GSM) ワンセグ受信カメラゲーム DD 再生など多くの機能を集積 DoCoMo 95i シリーズの最高人気の P95i には松澤研と松下電器が共同開発した技術が入っています 2//3 集積回路工学 () 3

4 携帯電話システム 現代の携帯電話は画像処理回路やデジカメ機能まで集積している minisd カード制御モジュール部 P9i の主回路基板と半導体パッケージ 主基板実装部液晶実装部 資料提供 : SemiConsult 画像処理 SDRAM, MPEG4 など 積層 送受信制御部アンテナスイッチディプレクサローノイズアンプパワーアンプ水晶発振子 フィルターなど イン カメラモジュール スピーカー 裏面液晶装置 積層 UIMカード IrDAモジュール部 LCD/ バックライトモジュール アウト カメラモジュール (AF 機能内蔵 ) 中間周波数制御 電源部 ADC/DAC 電源 IC フィルターなど 積層 CCD 制御部 通信 画像制御部 C-CPU A-CPU DSP SRAM Flash メモリなど 多層 FPC 基板と FPC ケーブル 2//3 集積回路工学 () 4

5 LSI 技術最大の危機 : 消費電力の増大 プロセッサーの消費電力は W に達し 限界に直面している しかもリーク電流が急速な伸びを示している プロセッサーの消費電力推移 P d f clk C 2 I I I これ以上クロックを上げられない leak sub g I sub q exp nk exp I g gd これ以上 を下げられない これ以上ゲート酸化膜を薄くできない ox Gordon E. Moore, ISSCC 23. 2//3 集積回路工学 () 5

6 講義のポイント CMOS 回路の速度と消費電力 電源電圧 しきい値電圧と回路の速度 エネルギー遅延積 状態確率 リーク電流対策回路 回路ブロックと消費電力 クロックゲーティング 低電力 LSI アーキテクチャ 電力効率の良い高速処理 LSI の設計シナリオ 2//3 集積回路工学 () 6

7 I I ) ドライブ電流 I ds dsat U Cox 2 C 2 W L ox G W L 2) リーク電流 leak I k q so gs D S MOS トランジスタの性質 ドライブ電流を大きくするには を高く を低くする リーク電流を抑えるには を高くする, W exp nu Ids,.3 ID(M52) (A) {LOG(ID(M52))} I leak = -9 A 2.m.6m.2m.8m.4m 大きいほど リーク電流が少ない しきい値電圧 =.3 ID(M52) {LOG(I リーク電流が決まる 6 () I dsat =.7mA 大きいほど速度が速い ドライブ電流が決まる 電源電圧 2//3 集積回路工学 () 7

8 P pd CMOS 論理回路の遅延時間と消費電力 ゲート遅延時間は容量に比例し 電源電圧にやや反比例する ただし I dsat を上げて遅延時間を短くすることは消費電力とは直接関係が無い ) 遅延時間 C 2I dsat 2) 消費電力 d f 5 PULSE.5 p.n.n n 2n 2 C pd 2 o.5 M48 PB3 M=2 2 M42 NB3 M= C 2p 消費電力は周波数 容量 2 に比例する C I leak o.5 M5 PB3 M=2 22 M5 NB3 M= RANSIEN RESPONSES () pd =.3ns (22) -.4 5n n 5n 2n 25n 3n IME (s) pd =.ns (2) (2) 2//3 集積回路工学 () 8

9 遅延時間 消費電力 リーク電流 遅延時間 消費電力 リーク電流間にはトレードオフがあり これらをどのように調停するかが設計のポイントである pd C 遅延時間を短くするには ) 容量を下げる 2) 電源電圧を上げる 3) / を下げる P f C 2 d I leak I so W exp nu 消費電力を下げるには ) 電源電圧を下げる 2) 容量を小さくする 3) クロック周波数を下げる リーク電流を下げるには を高くする 2//3 集積回路工学 () 9

10 等速度を与える電源電圧としきい値電圧 しきい値電圧を下げると電源電圧を下げ 消費電力を低減し 速度を維持できる ( ただし しきい値電圧を下げすぎるとリーク電流が増大する ) しきい値電圧 ().5 最大動作周波数 ( 任意 ) A A (=3.,=.75) 同一速度消費電力 /4 B B (=.5,=.) 電源電圧 () 2//3 集積回路工学 ()

11 エネルギー遅延積 消費エネルギー : 電源電圧の2 乗に比例して大きくなる P d f C E P f C 2 d 2, 論理遅延時間電源電圧が高いほど小さい pd エネルギー遅延積 E pd C C 2 2 C 2 3 C 2 3 2//3 集積回路工学 ()

12 エネルギー遅延積 E pd C um CMOS の ED 積 最小になる電源電圧を求める d( E d pd ) のときは.7. 8 この辺りが遅延時間と消費電力のバランスが取れている ( この場合の は通常の よりも幾分高い電圧になる ) J. Rabaey, et al., Digital Integrated Circuits Prentice Hall 2//3 集積回路工学 () 2

13 トランジスタサイジング 配線容量などの負荷容量を駆動する場合は駆動用トランジスタのゲート幅が小さければトランジスタ容量が下がるので消費電力は小さいがドライブ電流が小さくなるので遅延時間は長い 逆にゲート幅が大きければドライブ電流が大きくなるので遅延時間は短いがトランジスタ容量が増えるので消費電力は大きい バランスを考えると [ 負荷容量 = ゲート容量 ] あたりが最適である 2//3 集積回路工学 () 3

14 状態確率 論理回路では出力がの遷移時のみ電力を消費するので論理状態の確率で消費電力が決定される 3 P P OU A B 入力 NAND A B OU P P P P 9 6 P P P A B 3 6 P P P 4 4 P A B OU P A, P B ; A,B が を取る確率 J. Rabaey, et al., Digital Integrated Circuits Prentice Hall 2//3 集積回路工学 () 4

15 サブスレッショルド電流 リーク電力が支配的 サブスレッショルド電流は が低いほど多く通常 が. 下がる毎に 倍大きくなる リーク電力の急増 閾値電圧.5 ().6 *=3.3 t=.5 が基準 電源電圧 () 充放電電力が支配的 消費電力I I W exp leak so nu (a.u. ) 2//3 集積回路工学 () 5

16 サブスレッショルドリーク電流 微細化が進むほどリーク電流が多くなっている Ioff (na/u),, 45nm 65nm 9nm emp (C) Assume:.25m, I off = na/ 5X increase each generation at 3ºC 2//3 集積回路工学 () 6

17 リーク電流対策回路 リーク電流対策には不使用の回路を遮断するか バックゲート電圧をかける H B A L B A B A L L L L 制御回路 L L ssa ssa ssa H ssb L ssb ssb (a) MCMOS (b) ECMOS (c) CMOS スイッチで回路を遮断する スタンバイ回路が別に必要 低電圧では使用しにくい スイッチとバックゲートの併用 微細 R では十分なバックゲートが困難 低電圧では使用しにくい ゲートリークが遮断できない バックゲート印加で を上げる 微細 R では効果が減少 ゲートリークが遮断できない 2//3 集積回路工学 () 7

18 バックゲート効果 バックゲート電圧を変化させることで を制御できるバックゲートがかかると が上昇し n 値が減少する Log I ds (A) sb= 2 n= S=84m 72m 7m.4umNMOS (/.4) の実測 to E-8(A) gs () 2//3 集積回路工学 () 8

19 回路ブロック毎の電力消費 どの回路が消費電力が大きいかは LSI の種類によって異なる 低消費電力化設計はこの分析から始まる Memory I/O I/O MPU Clock Memory MPU2 Clock Logic Logic I/O Clock Clock Memory ASSP Logic I/O ASSP2 Logic Memory 2//3 集積回路工学 () 9

20 集積回路の低電力化の例 消費電力を / に低減した この LSI の場合クロックとフリップフロップで全消費電力の 75% を占める Power consumption (A.U) Clock 配線 /2 マクロ F/F F/F 回路の改良ゲーティッドクロック 電圧低下 3.->.5 容量低下 (.6) (.6) 3 / um.35um. 8um 2//3 集積回路工学 () 2

21 フリップ フロップ回路の改良 クロックで駆動されるトランジスタ数の低減がポイント D Q Q Q CK CK 24r D D CK 22r 2r (A) 通常の回路 (B) 差動型 (C) メモリ型 クロック系の r 数 :2 クロック系の r 数 :3 クロック系の r 数 :4 2//3 集積回路工学 () 2

22 F/F の低電力化 差動 F/F を用いると消費電力を半減できる Power consumption (uw) Data activation: % (A) Data activation: 25% (B) (C) (A) (B) (C) 5 (A) Conventional (B) Differential (C) Memory Data Clock.8um, =.8, fclk=mhz 2//3 集積回路工学 () 22

23 クロックゲーティング クロックゲーティング技術により /3 程度の低電力化が可能 ブロック < 使用中 > ブロック 2 < 不使用中 > ブロック 3 < 不使用中 > 電力 クロック供給クロック停止クロック停止 4mW 系統の圧縮 + 伸張 従来 従来比 /8 5mW 今回 マルチコーデック 系統の圧縮 + 伸張相当 2//3 集積回路工学 () 23

24 クロックゲーティングの効果 使用しない回路へのクロックを停止するとこで大幅な低電力化が可能 he Effect of Clock Gating Clock Gating Non Clock Gating 4% 2 3 [mw] he Effect of Core Engines WIH the Core Engines WIHOU the Core Engines 37% 2 [mw] 3 DSP CE CE PU MIF DRAM PAD (Core) (not Core) 2//3 集積回路工学 () 24

25 DRAM 混載による低消費電力化 外付け DRAM は I/O 部分で電力を消費する ( 内蔵メモリーの 倍程度 ) DRAM 混載にするとこの部分の消費電力が大幅に削減できる 高速信号はチップ外に出してはいけない! MPEG4 codec Separate chips Logic & memory DRAM - logic interface DRAM 89mW Speech codec DRAM on a chip 24mW 6Mbit DRAM Host I/F Multiplexer Power 7% power reduction by DRAM embeing alone Courtesy oshiba, ISSCC 2 DRAM I/F CamDisplayPre- filter PLL I/F I/F MPEG-4 ideo Codec 2//3 集積回路工学 () 25

26 低電力 LSI アーキテクチャ 低電力 LSI アーキテクチャ 電力効率の良い高速処理 LSIの設計シナリオ 演算器の改良 クロックゲーティング 電源電圧制御 2//3 集積回路工学 () 26

27 パイプライン制御 論理回路をラッチで挟んでやることにより複数の処理を同時に行うことができるので高速動作が可能になる ただし 各ステージの論理遅延時間を揃える必要がある 処理 D 処理 C 処理 B 処理 A ある時刻で考えると同時に複数の処理を行っている 2//3 集積回路工学 () 27

28 同期回路と最小消費電力 同期回路では クロック周期よりも論理遅延が小さければよい CMOS 論理回路では が高いほど論理遅延が短いが消費電力も大きい したがって を制御して論理遅延時間が クロック周期よりも若干短めにすることができれば最小の消費電力で動作させることができる また各パイプラインステージの遅延時間をそろえることも重要である f clk 論理回路列 A) 論理遅延 : 高い P d : 大きい F/F F/F B) 論理遅延 : 最適 P d : 中程度 C) 論理遅延 : 低い P d : 小さい 2//3 集積回路工学 () 28

29 パイプライン動作と並列動作による低消費電力化 クロックあたりの演算処理量を上げる方法 2//3 集積回路工学 () 29

30 LSI アーキテクチャによる演算速度と消費電力差 LSI アーキテクチャにより消費電力 / 演算速度は 3 桁の違いがある!! CPU DSP Dedicated LSI Clock frequency (MHz) # of operations/clock Operating speed (GOPS) Pd (mw) 7 2 Pd (mw) Operating speed (GOPS) Pd/GOPS: 3 orders 2//3 集積回路工学 () 3