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1 Spartan-6 FPGA 設計ガイド Ver1.0 ( PSDB ) 1

2 本設計情報は 設計者の皆様がザイリンクス社 Spartan-6 デバイス選択 および設計を進める上で必要となる基本的な注意事項をまとめた資料です Spartan-6 に関する詳細な技術情報はデータシートおよびユーザーガイドを参照してください 本資料に記載されている各事項については データシートおよびユーザーガイドに記載されている事項を優先します データシートおよびユーザーガイドのURLは 14 章をご参照ください 目次 1 Spartan-6 概要 特徴 デバイス規模 およびリソース 型番とパッケージマーキング アーキテクチャ クロックリソース IOクロック領域 クロックネットワーク概要 グローバルクロックバッファ リージョナルクロックバッファ GCLKピン クロック専用入力バッファ CMT( クロックマネージメントタイル ) DCM DCM_SPプリミティブ DLL 機能 DCMの周波数合成 DCM_ CLKGENプリミティブ ダイナミック周波数合成 スプレッドスペクトラムクロック フリーランニングオシレータ DCMパフォーマンス DCM 初期化 DCMモジュール作成方法 PLL ジッタフィルタ クロックネットワークスキュー調整 周波数合成 PLLパフォーマンス PLL 初期化

3 4.2.6 PLLモジュール作成方法 ブロックRAM ブロックRAM DSP 概要 入力ファンクション OPMODE CLB ( コンフィギャブルロジックブロック ) スライス LUT( ルックアップテーブル ) 内部ロジックパフォーマンス 分散 RAM LUTシフトレジスタ (SRL) Select IOリソース Select IO SelectIO ロジックリソース ILOGIC2 リソース OLOGIC2 リソース IODELAY2 ( 入力 / 出力遅延エレメント ) 位相検出器の概要 アドバンスト SelectIO RocketIO GTP ( 3.125Gbps 内蔵トランシーバ ) Spartan-6 GTP 概要 Clock Distribution from / to GTP Transmitter Function Receiver Function メモリコントローラブロック コンフィギュレーション コンフィギュレーションビット コンフィギュレーション用 IOバンク コンフィギュレーションモード コンフィギュレーションROM コンフィギュレーションケーブル 回路設計上の注意点 回路設計上の注意 パッケージ設計 ピンアサイン

4 14.2 ピンアウトダイアグラム ピンアサイン処理方法 電源 消費電力の見積もり 電源レギュレータ パッケージ熱抵抗 パッケージ設計注意点 デバッグテクニック データシート / ユーザーガイド 開発ツール メモリ要件 ISE サービスパックおよび IPアップデート SecureIP 開発ボード 改訂履歴

5 1 Spartan-6 概要 1.1 特徴 ザイリンクスSpartan -6 は コストを重要視するアプリケーションにおいて低リスク 低コスト 低消費電力 そして高性能といった要素を最適なバランスで提供するデバイスです 実績を誇る低消費電力 45nm 9 層の銅配線テクノロジ デュアル酸化膜テクノロジを採用したSpartan-6 は Spartanシリーズの第 6 世代にあたり 高度な電力管理テクノロジ 最大 147,000 のロジックセル 統合されたPCI Express ブロック 最先端のメモリサポート 250MHzで動作するDSPスライス 3.125Gbpsの低消費電力トランシーバを備えています Spartan-6 は ロジック向けと高速シリアルコネクティビティ向けに 2 種類のプラットフォームを用意していま す 表 : Spartan-6 プラットフォーム一覧 LX シリーズ : 高性能なロジック向けの業界で最も低リスク そして低コストなソリューション - 6 入力 LUT 45nm 低電力プロセステクノロジ MHz クロックマネージメントタイル (2DCM + 1PLL) - メモリコントローラブロック ( 最大 4 個 ) Gbps SelectIO テクノロジ - 250MHz DSP48A1 スライス - Speed Grade -L1(LX シリーズのみ ) でコア電圧 1.0V( 低消費電力向け ) LXT シリーズ : シリアルコネクティビティ向けの 業界で最も低リスク 低コストなソリューション LX シリーズの機能に加え 以下の機能もサポート - 低消費電力 3.125Gbps GTP トランシーバ! Speed Grade -2 : 622Mbps ~ 2.7Gbps! Speed Grade -3, -4 : 622Mbps ~ 3.125Gbps - PCI Express エンドポイントブロック 5

6 1.2 デバイス規模 およびリソース Spartan-6 の 13 種類のデバイス規模およびリソースは以下の通りです 表 1-2-1:Spartan-6 デバイスの機能一覧 (1) ロジックセル数は 6 入力 LUT アーキテクチャによって強化されたロジックセル機能を反映させてカウントしています (2) 各スライスは 4 つの LUT と 8 つのフリップフロップ (FF) を含んでいます 本表には LUT 数 およびスライス FF 数の記載がございません 必要な場合は以下で算出してください LUT 数 = Spartan-6 スライス数 x 4 スライス FF 数 = Spartan-6 スライス数 x 8 (3) 各 DSP48E1 スライスは 18 x 18 乗算器 加算器 アキュムレータを 1 つずつ含みます (4) ブロック RAM の基本的なサイズは 18Kb ですが 2 つの独立した 9Kb ブロックとしても使用できます (5) 各クロックマネージメントタイル (CMT) は 2 つの DCM と 1 つの PLL を含みます 6

7 Spartan-6 ファミリの 13 種類のパッケージは 以下の通りです 表 1-2-2:Spartan-6 デバイスとパッケージの組合せおよび使用可能な最大 I/O 数 (1) これらのデバイスにメモリコントローラは搭載されていません (2) XC6SLX9 および XC6SLX16 デバイスでサポートされるメモリコントローラは x8 です XC6SLX4 にメモリコントローラは搭載されていません (3) これらのデバイスは鉛パッケージと鉛フリーパッケージ (G 付のパッケージ ) で提供されています (4) XC6SLX75 XC6SLX75T XC6SLX100 XC6SLX100T XC6SLX150 および XC6SLX150T デバイスでは 4 つ搭載されているメモリコントローラブロックのうち 2 つが使用可能です 7

8 1.3 型番とパッケージマーキング Spartan-6 のパッケージマーキング例は 以下の通りです 図 1-3-1: マーキング 8

9 2 アーキテクチャ Spartan-6 は 低コスト 低消費電力に最適化された 45nm プロセスの FPGA デバイスです Spartan-6LX ファミリは 主に以下の 5 つの基本的な機能から構成されています CMT( クロックマネージメントタイル ) ブロックRAM DSPブロック CLB ( コンフィギャブルロジックブロック ) IOB (IOブロック) 45nm Transistor また Spartan-6LXT ファミリは Spartan-6LX ファミリの機能に加え 以下の機能が付加されています RocketIO GTP マルチギガビットトランシーバ PCI-Express エンドポイントハードコア BlockRAM SelectIO with ChipSync Technology PCI-Express 機能の説明については ユーザーガ イドをご参照ください DSP Blocks Clock Management DCM and PLL Low-Power Serial Transceivers PCI-Express Hard Blocks Hard Memory Controller AES Encryption 10/100/1000 Mbps Ethernet MAC Blocks* *Virtex-6 Only Spartan-6 Only 9

10 3 クロックリソース Spartan-6 のクロックネットワークには チップ全体を駆動できるグローバルクロックネットワークと グローバルクロックとは別に 特定の範囲のIOタイル内のリソースにクロックを分配できるIOリージョナルクロックネットワークを備えています 特定の範囲は IOクロック領域の単位で分割されています 3.1 IO クロック領域 Spartan-6 の IO リージョナルクロックネットワークは 駆動範囲が IO クロック領域によって分割されています IO クロック領域の範囲はデバイス規模により異なります IO クロック領域の範囲は 4 バンクのデバイスの場合は IO バンクの半分 6 バンクのデバイスの場合は 上 下バンクは IO バンクの半分 左右のバンクは IO バンクと同等になります デバイス規模によりバンク数が異なります バンク数は 開発ツール ISE(PlanAhead) もしくは Spartan-6 パッケージファイルで確認できます 参考 Spartan-6 パッケージファイル使用デバイスのパッケージをご選択ください 各デバイスの IO クロック領域イメージは下記のとおりです これ以降 本章内で IO バンク と記載がある場合は デバイス 1 辺分を意味します (4 バンクデバイ スのイメージ ) PlanAhead 画面 図 : クロック領域の配置と IO バンク 10

11 3.2 クロックネットワーク概要 Spartan-6 のクロックネットワークは チップ全体を駆動できるグローバルクロックネットワークと グローバル クロックとは別に 特定の領域のみを駆動できる IO リージョナルクロックネットワークで構成されています グローバルクロックネットワーク チップ全体を駆動できるグローバルクロックネットワーク チップ全体で 16 本のグローバルクロックを使用可能 16 個のグローバルクロックバッファを装備 IO リージョナルクロックネットワーク IO タイルを駆動できる IO クロックネットワーク 各 IO クロック領域で 6 本の IO クロックを使用可能 IO クロック領域毎に 4 個の IO クロックバッファ (BUFIO2) を装備 IO クロックバッファは IO クロック領域内の IO クロックネットワークのみを駆動可能 IO バンク毎に 2 個の PLL クロックバッファ (BUFPLL) を装備 PLL クロックバッファは IO バンク全体の IO クロックネットワークを駆動可能 IO クロック領域 グローバルクロックネットワーク 図 : クロックバッファとクロックネットワーク IO クロックネットワーク 11

12 3.3 グローバルクロックバッファ Spartan-6 は デバイスサイズに関係なく 16 個のBUFG( グローバルクロックバッファ ) を用意しています BUFG はグローバルクロックバッファを駆動し デバイス全体のシーケンシャルリソースを駆動します 注意 : デバイス内で主に使用するクロックはグローバルクロックバッファ (BUFG) を使用してください グローバルクロックバッファは BUFG の他にクロックセレクタ機能を持つ BUFGMUX クロックイネーブル機能を備えている BUFGCE 等のプリミティブを用意することで 複数クロックの制御が実現できます グローバルバッファは 図 : グローバルクロックバッファ BUFGCE BUFGMUX を使用する際 クロック切り替えタイミング等の詳細に関しては 以下の資料でご確認 ください 参考 1 Spartan-6 クロッキングリソースユーザーガイド 英語版 v1.1 [ p.17~ : Global Clock Buffer Primitives ] 参考 2 Spartan-6 データシート :DC 特性およびスイッチ特性 英語版 v1.1 [ p.35~ : Table 42: Global Clock Switching Characteristics ] また BUFG はデバイスサイズ およびスピードグレードによって最高動作周波数が異なります 以下は BUFG 最高動作周波数となります 値につきましては ご設計時には必ず Spartan-6 データシートで ご確認ください 12

13 3.4 リージョナルクロックバッファ Spartan-6 は リージョナルクロックバッファとして BUFIO2 BUFPLL 等を用意しています これらは IO クロッ クネットワークを通じ IO タイル内のロジックを駆動することが可能です BUFIO2 - IO クロック領域毎に 4 個 - IO タイルを駆動できる 4 本の IO クロックネットワークを駆動 " 各 IO クロック領域内の IO クロックネットワークのみを駆動 - クロック分周機能 ( ) を装備 (BYPASS も可能 ) - 入力可能リソース " GCLK ピン " ローカル配線 - ドライブ可能リソース " IO クロックネットワーク! IODDR2,IODELAY2,IOSERDES2 " PLL/DCM BUFPLL - IO バンク毎に 2 個 - IO タイルを駆動できる 2 本の IO クロックネットワークを駆動 " IO バンク全体 (IO クロック領域 2 個分 ) の IO クロックネットワークを駆動 - クロック分周機能 ( ) を装備 - 入力可能リソース " PLL 出力 " BUFG 出力 - ドライブ可能リソース " IO クロックネットワーク! IODELAY2 IOSERDES2,BUFIO2FB 13

14 以下は BUFIO2 BUFPLL のプリミティブポート定義です BUFIO2 プリミティブとポート定義 表 : BUFIO2 のポート定義 BUFPLL プリミティブとポート定義 表 : BUFR のポート定義 BUFIO2 BUFPLL は デバイスサイズ およびスピードグレードによって最高動作周波数が異なります 各 値は 必ずご設計時に最新版の Spartan-6 データシートでご確認ください 注意 : BUFIO2 BUFPLL は 論理合成ツールで自動挿入されません BUFIO2 BUFPLL を使用する場合は デザイン上で BUFIO2 プリミティブ BUFPLL2 プリミティブをインスタンシエートしてご使用ください プリミティブをインスタンスする場合は ISE 内の Language Templates でプリミティブをご確認いただくか 以下の資料でご確認ください 参考 Spartan-6 ライブラリガイド (HDL 用 ) 英語版 V11.4 [ p.82~ : About Design Elements ] 14

15 3.5 GCLK ピン Spartan-6 には クロック専用入力ピン GCLK ピンが最高で 32 本 (16 ペア ) 用意されています GCLK ピンは デバイスの各辺の中央部に配置されています GCLK ピンからは BUFG BUFIO2 をドライブすることができます GCLK ピンをクロック入力ピンとして使用しない場合は 通常 IO ピンと同様に使用できます GCLK ピンの数 位置は 開発ツール ISE(PlanAhead) もしくは Spartan-6 パッケージファイルで確認できま す 参考 Virtex-6 パッケージファイル使用デバイスのパッケージをご選択ください パッケージファイル PlanAhead 画面 図 : グローバルクロックピンの確認方法 GCLK ピンは それぞれのピンからドライブできるリソースが特定されています さらに 2 本の GCLK ピンが 1 つの BUFG を共有するなど リソースの共有をしています GCLK ピンを使用する場合は ドライブするリソー スを確認して リソースの競合がおこらないように注意してください リソース共有については 下記ユーザーガイドでご確認ください 参考 Spartan-6 クロッキングリソースユーザーガイド 英語版 v1.1 [ p.9~ : Global Clocking Infrastructure ] 以下は バンク 0 バンク 1 のリソース共有イメージです 15

16 図 : グローバルクロックリソースの共有 (BANK0,1) 16

17 以下は バンク 2 バンク 3 のリソース共有イメージです 図 : グローバルクロックリソースの共有 (BANK2,3) 17

18 3.6 クロック専用入力バッファ GCLK ピンにはクロック専用入力バッファ または入力バッファを挿入する必要があります BUFG をドライブする場合にはクロック専用バッファ BUFIO2 やロジックをドライブする場合には入力バッファを使用します シングルエンドクロックの場合は ツールのオプションによりバッファが論理合成ツールで自動挿入されますが 差動クロックの場合は個別に挿入する必要があります 以下はクロック専用バッファ IBUFG( シングルエンド用 ) IBUFGDS( 差動クロック用 ) のプリミティブとなります 図 : IBUFG/IBUFDS プリミティブ 注意 : ピンから差動クロックを入力する場合は 必ず [ P チャネル名称ピン ] に P チャネル信号 [ N チャネル名称ピン ] に N チャネル信号を配置してください 逆に配置した場合 デバイス内部でクロック信号は反転して伝播されます 図 : 差動信号使用時の注意事項 差動クロックの場合 クロック専用バッファをインスタンスする場合には 以下の構成でバッファを挿入してくだ さい 図 : 差動クロックの場合 18

19 BUFIO2 やロジックをドライブする場合は 入力専用バッファ IBUF( シングルエンド用 ) IBUFDS( 差動クロッ ク用 ) のプリミティブを使用して BUFIO を駆動してください バッファの詳細につきましては ユーザーガイドにてご確認ください 参考 Spartan-6 SelectIO Resources ユーザーガイド 英語版 v1.0 [ p.16~ : Spartan-6 SelectIO Primitives ] 19

20 4 CMT( クロックマネージメントタイル ) Spartan-6 の CMT( クロックマネージメントタイル ) には 2 つの DCM と 1 つの PLL が含まれます また CMT の数はデバイスサイズによって異なります 以下は Spartan-6 の CMT および DCM 数の一覧表です 表 4-1 : 使用可能な CMT DCM PLL リソース CMT は垂直のグローバルクロックツリーに沿った中央列にあります CMT はデバイスの中央カラムの上部 下部にそれぞれ配置されます 図 4-1 : CMT の配置 20

21 以下は XILINX の FPGA での DCM の機能比較となります 表 4-2 : XILINX FPGA の DCM 比較表 21

22 4.1 DCM Spartan-6 には最大 12 個の DCM が含まれています Spartan-6 DCM の主な機能は以下の通りです DLL 機能 ( デジタルロックループ機能 ) クロック出力信号の伝播遅延がゼロになるようにスキュー調整します この機能はデバイス内部およびデバイス外部のスキュー除去に使用できます DFS 機能 ( デジタル周波数合成機能 ) 入力クロックを逓倍 分周をして 必要とする周波数のクロックを生成します DFS 機能を使用することでさまざまな周波数のクロックを生成できます PS 機能 ( 位相シフト機能 ) データーシートで定義されている DCM_DELAY_STEP の値でクロックの位相を前後にシフトできます 外部メモリとのインターフェースなどデータとクロックとの位相調整に使用できます ステータス管理 DCM のステータス管理ピンをモニタすることで DCM の状態を確認できます ステータスピンの機能を以下に示します - LOCKED : DLLロック - STATUS[0] : フェーズシフトオーバーフロー - STATUS[1] : CLKIN 停止 - STATUS[2] : CLKFX CLKFX180 停止 - STATUS[7:3] : 未使用 DCM のステータス信号 (LOCKED STATUS[2:0]) は FPGA 外部でモニタをおこなうか ChipScope などデバッグ時に確認できるような回路構成にしてください 22

23 DCM を構成している 4 つのユニットは独立して または互いに関連して動作します 以下に DCM の機能ブロック図を示します 図 : DCM の機能ブロック図 Spartan-6 の DCM プリミティブは DCM_SP DCM_CLKGEN の 2 種類が用意されています DCM_SP プリミティブは従来の DCM 機能を利用し クロックスキュー調整 周波数合成 位相シフトを行います DCM_CLKGEN プリミティブは 更に高度な DFS 機能を利用できます CLKFX(CLKFX180) から低出力ジッタのクロックを生成し 入力クロック ( CLKIN) のジッタの許容量を改善しています また クロックダイナミック周波数合成 スペクトラム拡散クロックの生成 フリーランニングオシレータ等の新機能がサポートしています 図 : DCM プリミティブ 23

24 4.1.1 DCM_SP プリミティブ DCM_SP プリミティブと各ピンの機能を以下に示します 表 : DCM プリミティブポート一覧表 端子名 機能 CLKIN クロック入力ピン CLKFB CLK0またはCLK2Xをフィードバックして入力 RST リセットピンアクティブHigh (CLKIN 3サイクル以上アサート ) PSEN 位相調整クロックPSCLKのイネーブル信号アクティブHigh PSINCDEC 位相調整選択 Highでインクリメント Lowでデクリメント PSCLK 位相シフト調整同期化信号 PSDONE 位相調整完了フラグ位相シフトが完了するとPSCLKの1クロック分 Highになる CLK0 CLKINと周波数及び位相が一致したクロックを出力 CLK90 CLKINと同じ周波数で90 位相がシフトしたクロックを出力 CLK180 CLKINと同じ周波数で180 位相がシフトしたクロックを出力 CLK270 CLKINと同じ周波数で270 位相がシフトしたクロックを出力 CLK2X CLKINの2 倍の周波数で位相が一致したクロックを出力 CLK2X180 CLKINの2 倍の周波数で位相が180 シフトしたクロックを出力 CLKDV CLKINと位相が一致している分周クロックを出力分周パラメータはCLKDV_DIVIDEで設定 CLKFX 周波数合成クロックを出力 CLKFX_MULTIPLY/CLKFX_DIVIDEパラメータで設定 CLKFX180 CLKFXと同じ周波数で180 位相がシフトしたクロックを出力 LOCKED DCMがロックした後 Highとなる PSCLK を駆動できるのは BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 の上部 8 個の BUFGMUX になります DLL 機能 1FPGA 内部クロックのスキュー調整 DCM BUFG IBUFG CLKIN CLK0 CLKFB LOCKED OBUF 内部ロジック回路 STATUS[7:0] RST OBUF IBUF 図 : 内部フィードバック DCM の DLL 機能を使用することで クロック出力信号の伝播遅延がゼロになるようにスキュー調整します デバイス内部のクロックスキュー調整を行う場合には DCM の CLK0 ピンに接続したグローバルバッファ (BUFG) の出力を CLKFB にフィードバックします CLKFB には CLK0 CLK2X の出力を使用する必要があります DCM の初期化を行う RST ピンの制御及び LOCKED ピン STATUS[7:0] のモニタができる回路を構成してください 24

25 2FPGA 外部クロックのスキュー調整 IBUFG Spartan-6 DCM ODDR2 D1 Q D0 CLKIN CLK0 C IBUF CLKFB LOCKED BUFG OBUF SRL16E D Q A[3:0] STATUS[7:0] RST OBUF CLK INIT=000Fh 図 : 外部フィードバック DCM のクロックを基板に出力することで 基板上の他のデバイスのクロックとして使用できます 基板に出力した DCM の出力クロックをフィードバックすることで 入力クロックと伝播遅延がゼロになるように基板上でクロックスキューを調整することができます クロックを基板上に出力する場合には クロックのデューティ比を補正するため DCM の CLK0 にグローバルバッファ (BUFG) と IOB 内の DDR レジスタ (ODDR) コンポーネントを接続する回路を構成してください 3FPGA 内部及び外部クロックのスキュー調整 IBUFG IBUF DCM CLKIN CLK0 CLKFB BUFG LOCKED SRL16E STATUS[7:0] D Q RST A[3:0] Spartan-6 ODDR2 D1 Q D0 C OBUF OBUF CLK INIT=000Fh DCM SRL16E D Q A[3:0] CLK CLKIN CLK0 CLKFB LOCKED STATUS[7:0] RST 内部ロジック回路 BUFG OBUF OBUF 図 : 内部 外部フィードバックデバック時に DCM ロック状態が確認できるように 使用している各 DCM の LOCKED ピンを個別にモニタできるように回路構成を推奨します 25

26 DCM の周波数合成周波数合成機能は DCM 入力クロックに対してアプリケーションで多く使用される機能の 1 つとして 新しいクロック周波数を柔軟に生成できる機能があります Spartan-6 のDCMは 以下の 3 つの独立した周波数合成機能を持っています 2 逓倍クロック (CLK2X CLK2X180) は 入力クロック (CLKIN) の周波数を 2 倍にします クロック分周 (CLKDV) は 入力クロック周波数を一定の分周値にて分周します 周波数合成 (CLKFX CLKFX180) は 入力クロックから新しいクロックを生成します DCM_SP 図 : DCM のクロック合成オプション DCM_ CLKGEN プリミティブ DCM_CLKGEN プリミティブと各ピンの機能を以下に示します 表 : DCM プリミティブポート一覧表 端子名 機能 CLKIN クロック入力ピン RST リセットピンアクティブHigh (CLKIN 3サイクル以上アサート ) FREEZEDCM フリーランニングオシレータ機能使用時 LOCKED 信号と接続 CLKFX 周波数合成クロックを出力 CLKFX_MULTIPLY/CLKFX_DIVIDEパラメータで設定 CLKFX180 CLKFXと同じ周波数で180 位相がシフトしたクロックを出力 LOCKED DCMがロックした後 Highとなる CLKFXDV CLKFXの分周クロック FCLKFX/CLKFXDV_DIVIDEパラメータで設定 PROGDONE ダイナミック周波数合成完了フラグプログラミングが完了するとPROGCLKの1クロック分 Highになる PROGDATA ダイナミック周波数合成シリアルデータ入力 PROGEN ダイナミック周波数合成イネーブル信号アクティブHigh PROGCLK ダイナミック周波数合成クロック 26

27 ダイナミック周波数合成 DCM_CLKGEN プリミティブでは ダイナミックに周波数を変更することができます PROGDATA PROGEN PROGCLK PROGDONE の 4 つの信号を使用して CLKFX_MULTIPLY 及び CLKFX_DIVIDE の設定値を変更して CLKFX ( CLKFX180 CLKFXDV) の周波数をダイナミックにプログラムできます プログラミングシーケンスは 下記をご参照ください 図 : DCM_CLKGEN の M 及び D コンフィギュレーションのタイミング波形 スプレッドスペクトラムクロック DCM_CLKGEN プリミティブでは スプレッドスペクトラムクロックソースを生成することができます 以下のように シンプルな固定スプレッドスペクトラムモードとフレキシブルなソフトスプレッドスペクトラムモードに対応しています 但し ソフトスプレッドスペクトラムモードには追加回路が必要です 表 : DCM_CLKGEN スプレッドスペクトラムモード 27

28 フリーランニングオシレータ DCM_CLKGEN プリミティブでは 下記の図のように LOCKED ピンを FREEZEDCM ピンに接続し クロックを生成することができます DCM がロック (LOCKED ピンが High) になるまで CLKIN から安定したクロックを入力する必要があります 図 : フリーランニングオシレータのセットアップ DCM パフォーマンス DLL 機能の入力クロック (CLKIN) に対する DCM 出力スペックの各値は 必ずご設計時に最新版の Spartan-6 データシートでご確認ください 参考 Spartan-6 データシート 英語版 v1.2 [ p.38~ : DCM Switching Characteristics ] DCM で周波数合成 (CLKFX CLKFX180) を制御するには CLKFX_MULTIPLY (M) と CLKFX_DIVIDE (D) の 2 つの属性を指定します CLKFX_MULTIPLY (M) が分子 CLKFX_DIVIDE (D) が分母として CLKIN クロック入力を分周 逓倍して周波数を合成します 例 : 75MHz の入力クロックから 155MHz のクロックを生成する場合 以下のパラメータを設定 CLKFX_MULTIPLY(M) = 31 CLKFX_DIVIDE(D) = 15 図 : 出力クロックジッタの計算式 28

29 周波数合成機能のスペックを以下に示します DCM_CLKGEN プリミティブでは DCM_SP プリミティブと比べ 広範囲のパラメータを指定できます 表 : 周波数合成のスペック Attribute DCM_SP DCM_CLKGEN min max min max CLKFX_MULTIPLY CLKFX_DIVIDE 入力周波数 52MHz の場合 CLKFX_DIVIDE < FCLKIN / 0.200MHz の条件があります DCM Wizard は 入力クロック周波数から生成する出力クロック周波数に対して 適切な CLKFX_MULTIPLY (M) パラメータと CLKFX_DIVIDE (D) パラメータを算出します DCM 初期化 DCM の CLKIN ピンに入力するクロックは 常に安定している必要があります 全てのデザインにおいて CLKIN が安定するまで DCM のリセットを保持しておくことが必要です また DCM のロックが外れた (LOCKED ピンが Low High になった ) 場合も DCM の初期化が必要となりますので ユーザー回路 もしくは 外部ピンで初期化できる回路構成にしてください 電源投入時 ディスクリートの PLL デバイス あるいは ASSP に搭載されている PLL からのクロック出力を DCM の CLKIN に入力する場合 PLL 出力が安定した後に DCM のリセットを解除してください 図 電源投入時の DCM 29

30 4.1.5 DCM モジュール作成方法 DCM を使用する際は 開発ツール ISE に含まれている Clocking Wizard で生成することができます Mode の設定がデフォルトの Auto Selection が指定されている場合 DCM_SP PLL_BASE DCM_CLKGEN の中で最適なプリミティブが選択されます Mode の設定を Manual Selection に指定することで 任意のプリミティブを選択することができます また Clocking Wizard では GUI メニュー上で 入力周波数 周波数合成 位相シフト等のパラメータを指定できます 生成されたアトリビュートに間違いが無いか必ず確認してください 図 DCM 生成方法 DCM を Clocking Wizard で生成しない場合は 必ず最新版 Spartan-6 データシートで各動作周波数範 囲をご確認の上 ご使用ください 参考 Spartan-6 データシート 英語版 v1.2 [ p.38~ : DCM Switching Characteristics ] 30

31 4.2 PLL Spartan-6 には 最大 6 個の PLL が含まれています PLL の主な機能は以下の通りです ジッタフィルタ PLL は常にリファレンスクロック上のジッタを低減する機能を持ちます クロックネットワークのスキュー調整 クロック出力信号の伝播遅延がゼロになるようにスキューを調整します この機能はデバイス内部 およびデバイス外部のスキュー除去に使用できます 周波数合成 入力クロックを逓倍または分周をして 必要とする周波数のクロックを生成します ステータス管理 PLL のステータス管理ピンをモニタすることで PLL のステータスを確認できます ステータスピンの機能を以下に示します LOCKED :PLL ロック PLL ステータス信号 (LOCKED) は FPGA 外部でモニタを行なうか ChipScope などでデバッグ時に 確認できるような回路構成にしてください PLL ブロック図は 以下の通りです 図 : PLL ブロック図 31

32 Spartan-6 の PLL プリミティブの PLL_BACE は クロックスキュー調整 周波数合成 位相シフト および デューティサイクル調整機能等の機能を提供します 図 : PLL プリミティブ PLL の各ピンの機能は 以下の通りです 表 PLL ポート PLL から IO クロックネットワークを使用する場合 BUFPLL で駆動されます デバイスに応じて BUFPLL に接続できる PLL は 以下の通りです 32

33 表 : PLL から BUFPLL への接続 ジッタフィルタ PLL は 常にリファレンスクロック上のジッタを低減する機能を持ちます PLL の BANDWIDTH アトリビュートを LOW に設定することによって より大きなジッタフィルタ機能を作成できます ただし BANDWIDTH アトリビュートを LOW に設定すると PLL のスタティックオフセットが増加する可能性があります 図 : 波形例 33

34 4.2.2 クロックネットワークスキュー調整 1FPGA 内部クロックスキュー調整 FPGA 内部クロックスキューを削減する PLL の回路構成を以下に示します IBUFG PLL BUFG CLKIN1 User CLKOUT0 Logic CLKOUT1 CLKFBIN CLKOUT2 CLKOUT3 CLKOUT4 User CLKOUT5 BUFG Logic RST CLKFBOUT 図 : デバイス内部のフィードバック PLL でクロックネットワークスキュー調整をする事で伝播遅延がゼロになるようにスキュー調整します デバイス内部のスキュー調整を行う場合 PLL の CLKFBOUT ピンに接続したグローバルクロックバッファ (BUFG) の出力を CLKFB にフィードバックします 2PLL 内部クロックスキュー調整 PLLの入力クロックと出力クロック位相関係が不要な場合 PLL 内部でクロックをフィードバックすることが できます IBUFG PLL BUFG CLKIN1 User CLKOUT0 Logic CLKOUT1 CLKFBIN CLKOUT2 CLKOUT3 CLKOUT4 User Logic RST CLKOUT5 CLKFBOUT 図 : PLL の内部フィードバック PLL を周波数合成回路またはジッタフィルタのみとして使用し PLL の入力クロックと出力クロック間に位相関係を必要しない場合 PLL 内部でフィードバックする事ができます フィードバッククロックは コア電源が供給されているブロックを通過しないため VCCINT 電源ノイズの影響を受けにくく PLL のパフォーマンスを向上します 34

35 4.2.3 周波数合成 PLL をスタンドアロンで使用し 周波数合成を実現できます ジッタ特性を最小に抑える為に PLL フィードバックを内部配線にすることで 全てのローカル配線が保持されるため ジッタを最小限に抑えることができます 以下は 100MHz のリファレンスクロックから GTP トランシーバへのクロック PCI Express へのクロックを 生成する場合の例です なお PLL 構成は 章 2FPGA 内部クロックスキュー調整 をご参照ください 図 : 周波数合成器としての PLL 35

36 4.2.4 PLL パフォーマンス PLL スペックの各値は 必ずご設計時に最新版の Spartan-6 データシートでご確認ください 参考 Spartan-6 データシート 英語版 v1.2 [ p.37~ : PLL Switching Characteristics ] PLL 初期化 PLL には CLKIN1 および CLKIN2 の入力クロックに周波数の変動が無い場合は PLL にリセットを入れる必要はありませんが コンフィギュレーション終了後に 5ns 以上の非同期リセットを入力することを推奨します なお 入力クロックに周波数変動があった場合は 必ず 5ns 以上の非同期リセットを入力してください PLL モジュール作成方法 PLL を使用する際は 開発ツール ISE に含まれている Clocking Wizard で生成することができます Mode の設定がデフォルトの Auto Selection が指定されている場合 DCM_SP PLL_BASE DCM_CLKGEN の中で最適なプリミティブが選択されます Mode の設定を Manual Selection に指定することで 任意のプリミティブを選択することができます また Clocking Wizard では GUI メニュー上で 入力周波数 周波数合成 位相シフト等のパラメータを指定できます 生成されたアトリビュートに間違いが無いか必ず確認してください 図 : PLL 生成方法 参考 Spartan-6 データシート 英語版 v1.2 [ p.37~ : PLL Switching Characteristics ] 36

37 5 ブロック RAM Spartan-6 ブロック RAM は 最大 18Kb のデータを格納でき 2 つの独立した 9Kb ブロック RAM( 独立ハーフサイズ RAM) または 1 つの 18Kb ブロック RAM として構成できます 18Kb ブロック RAM は 隣接した 2 つの 9Kb ブロック RAM を使用することで スライスのロジックを使用せずに 16K x 1 のメモリを構成できます Spartan-6 のブロック RAM には ECC 回路および FIFO コントローラ回路が含まれません 注意 : ECC 回路および FIFO 制御回路を使用する場合は Core Generator をご使用ください Spartan-6 ブロック RAM の主な機能は 以下の通りです 表 5-1 : ブロック RAM 特性 ブロックRAMサイズ最大データ幅独立ハーフサイズRAMサポートモード パフォーマンスステートマシンカウンターコードコンバータ ROM ロジックハードメモリコントローラ回路ハードECC 回路ハードFIFO 制御回路 18Kb 72ビット有り (9Kb) シングルポートシンプルデュアルポートデュアルポート 最大 250MHz 可能可能可能可能可能可能なしなし 37

38 5.1 ブロック RAM Spartan-6 のブロック RAM は シングルポート シンプルデュアルポート デュアルポートに構成できます 図 : 構成可能な RAM すべての出力は ライトイネーブル (WE) の状態によって 読み出し または 書き込み中読み出し になりま す 書き込み中読み出しの出力には WRITE_FIRST READ_FIRST NO_CHANGE という 3 つのモードが あります WRITE_FIRST: 入力データがメモリに書き込まれると同時にデータ出力に格納されます デフォルト READ_FIRST : 以前に書き込みアドレスに格納されていたデータが出力ラッチに格納され それと同時に入力データがメモリに格納されます NO_CHANGE : 書き込み中 出力ラッチの値は変化しません 注意 : デュアルポート RAM でアドレス競合が起きた場合 ( 同じアドレスに対して書き込みと読み出し が同時に発生 ) 各モードの処理が異なります WRITE_FIRST, NO_CHANGE : 読み出しポートの DOUT が無効 ( 不確定 ) になります READ_FIRST : 読み出しポートは以前に格納されたデータを読み出します また ブロック RAM への入力はレジスタによる入力になります 入力レジスタを取り除くことはできません 出 力に関しては オプションにより出力レジスタを追加することが可能です デフォルトはバイパスされていま す 38

39 入力レジスタ 出力レジスタ 図 : ブロック RAM の論理図 次に Spartan-6 で使用できるブロック RAM プリミティブの深さ (Word) とデータ幅 (Bit 幅 ) を示します 表 : ブロック RAM サイズ モード BRAMサイズ Word x Bit シングルポートRAM 18Kb 16K x 1 8K x 2 4K x 4 2K x 9 1K x x x 72 9Kb 8K x 1 4K x 2 2K x 4 1K x x x 36 シンプルデュアルポートRAM 18Kb 16K x 1 8K x 2 4K x 4 2K x 9 1K x x 36 9Kb 8K x 1 4K x 2 2K x 4 1K x x x 36 デュアルポートRAM 18Kb 16K x 1 8K x 2 4K x 4 2K x 9 1K x x 36 9Kb 8K x 1 4K x 2 2K x 4 1K x x 18 注意 : x9, x18, x36, x72 にはパリティビットを含んでいます ブロック RAM は 2 つのプリミティブを組み合わせて 実際に使用する Word x Bit のブロック RAM を構成します ブロック RAM をご使用の際は Core Generator または Block Memory Generator から生成することを推奨します Block Memory Generator の使用方法は Block Memory Generator データシートをご確認ください 図 : Block Memory Generator 参考 Block Memory Generator データシート 39

40 6 DSP 6.1 概要 Spartan-6 に搭載されている DSP48A1 スライスを使用することで 多くの信号処理タスクや数値計算タスクに ロジックスライスを使用する必要がなくなります 尚 1 世代前の Spartan3A-DSP に搭載されている DSP48A からは上位互換です DSP48A1 スライスのアーキティクチャは図 6-1 の通りです 図 : DSP48A1 スライスアーキティクチャ Spartan-6 の DSP48A1 スライスは そのスライス内で FIR フィルターや FFT に代表されるような積和演算や多ビットの論理演算等の様々な信号処理機能を実現可能です DSP48A1 スライスの主な機能は以下の通りです 18x18 2 の補数乗算 48-bit 加減算 / 累積器パイプラインレジスタ Pre-Adder カスケード接続注意 : カスケード接続は上下の DSP48A1 スライス同士を接続する専用配線なので 汎用配線に接続し ファブリックへ出力することはできません 40

41 DSP48A1 スライスの動作スペックは表 の通りです 表 : DSP48A1 スライススペック DSP48A1 スライスプリミティブは図 のようになります 図 : DSP48A1 プリミティブ 41

42 6.2 入力ファンクション Spartan-6 の DSP48A1の入力ファンクションは A B C Dとなり Pre-Adder が搭載されることにより (A + D) * B という演算が可能になりました これによって 対称係数の FIR フィルターや複素数乗算が従来のデバイスに比べて効率良くインプリメントできます 図 に DSP48A1 スライスの入力ファンクションを示します 図 : B D 入力及び Pre-Adder ファンクション 図 : A 入力ファンクション 図 : Pre-Adder を効果的に利用した対称係数な FIR フィルター 42

43 6.3 OPMODE 40 種類を超えるダイナミック OPMODE コンフィギュレーションが可能で クロックサイクルごとに演算モード を変更できるため DSP48A1 スライスは仮想プロセッサとして利用可能です 図 : X,Z による OPMODE 制御 表 : X マルチプレクサ制御モード 表 : Z マルチプレクサ制御モード 43

44 表 : OPMODE[7:4] による機能モード 例として 1 つの DSP48A1 スライスにて行う複素乗算シーケンスを以下に示します Single Slice Slice Cycle A B C Function OPMODE[6:0] Output Mode Number Complex 1 1 ARe[17:0] BRe[17:0] X Multiply-Sub 0x05 Multiply 2 AIm[17:0] BIm[17:0] X Multiply-Accumulator 0x25 P (Real) 3 ARe[17:0] BIm[17:0] X Multiply 0x05 4 AIm[17:0] BRe[17:0] X Multiply-Accumulator 0x25 P (Imaginary) ARe BRe AIm BIm ARe BIm AIm BRe P (Real) P (imaginary) Multiply-Sub Multiply Multiply-Accumulator Multiply-Accumulator 図 : OPMODE を使用した演算シーケンス より詳細な情報は DSP48A1 スライスユーザーガイドを参照ください 参考 DSP48A1 ユーザーガイド 44

45 7 CLB ( コンフィギャブルロジックブロック ) CLB は 順序回路や組み合わせ回路を実現するための基本的な論理ブロックです 各 CLB はスイッチマトリクスに接続して 汎用配線スイッチマトリクスにアクセスします 1 つの CLB は 2 つのスライスで構成されています この2つのスライスは直接相互接続がされておらず 各スライスは 1 つの列として配置されています 図 7-1 : CLB とスライス間における行と列の関係 図 7-2 : CLB 内のスライス配置 7.1 スライス各スライスには 4 個のルックアップテーブル (LUT) および 8 個のフリップフロップ (FF) があります スライスでは これらを使用してロジックおよび ROM 機能等の提供をします スライスには SLICEL SLICEM SLICEX の 3 つのスライスが存在します SLICEL にはスライス列で垂直方向に接続可能なキャリーロジックおよび多入力マルチプレクサが含まれます SLICEM にはキャリーロジック マルチプレクサ 及び 64 ビット RAM シフトレジスタとして使用可能な LUT が含まれます SLICEX は LUT と FF のみで構成されるスライスです CLB には 2 つのスライス列が含まれており その内 1 列は SLICEX の列 もう 1 列は SLICEL または SLICEM のいずれかです 使用可能なスライスの 50% は SLICEX 残りの 25% ずつが SLICEL と SLICEM にとなり ます *XC6SLX4 には SLICEL は存在しません 参考 UG384,P12, 表 2 参照 45

46 SLICEM LUT (64bitRAM シフトレジスタとして構成可能) FF( フリップフロップ ) キャリーロジック マルチプレクサ 図 : SLICEL LUT FF( フリップフロップ ) マルチプレクサ キャリーロジック 図 : SLICEL SLICEX LUT FF( フリップフロップ ) 図 : SLICEX 46

47 下表に 1 つの CLB に含まれるロジックリソースを示します 表 : CLB 内のロジックリソース スライス LUT フリップフロップ 演算 (2) キャリーチェーン 分散 RAM(1) シフトレジスタ (1) ビット 128 ビットメモ : 1.SLICEM にのみ該当します SLICEL,SLICEX には分散 RAM またはシフトレジスタはありません 2.SLICEL,SLICEM にのみ該当 以下は Virtex-5 と Spartan-6 との CLB 比較となります 表 : CLB 比較 1CLB 内 Slice 数 2 2 1CLB 内 LUT 数 8 8 1CLB 内 FF 数 CLB 内クロック クロックイネーブル リセットリソース 2 2 1CLB 内分散 RAM 容量 256bit 256bit 1CLB 内 LUT シフトレジスタビット数 128bit 128bit 1Slice ロジックセル数 6.4 ロジックセル 6.4 ロジックセル 7.2 LUT( ルックアップテーブル ) Spartan-6 の LUT は 6 入力 2 出力の LUT が採用されており より複雑な組み合わせ回路を1つの LUT で構成できます 実現できる回路は複雑さではなく 入力数によって制限されます 一つの LUT で最大 6 入力 1 出力の組み合わせ回路を実現できます また 6 入力と 5 入力サブファンクションの組み合わせ 3 入力と 2 入力の組み合せ その他サブファンクションの組み合せも実現できます 図 7-2-1:6 入力 LUT 47

48 7.3 内部ロジックパフォーマンス 論理一段あたりのブロックディレイ の目安を以下に示します なお 表中の値はロジックの使用率 ファンア ウト 配置配線のバージョン 回路構成等に影響されるため 数値はあくまでも参考値とお考えください 表 : ロジックパフォーマンス スピードグレード -3-2 単位 論理段数 2 段 MHz 論理段数 4 段 論理段数 6 段 論理段数 8 段 論理段数 10 段 制約あり (Period 制約 ) オプションはデフォルトの条件で検証 (ISE11.3 XC6SLX9CSG324) 図 : FMAX 計算時のイメージ図 7.4 分散 RAM 分散 RAM は SLICEM の LUT でサポートされている機能です Spartan-6 の SLICEM 1 つでは 最大 256 ビットのシングルポート RAM または最大 128 ビットのデュアルポート RAM などを構成できます 表 4-1 に構成可能な RAM を記載します LUT で RAM を実現するため デバイス全体に分散して配置されることから [ 分散 RAM ] と呼ばれています 以下に分散 RAM のプリミティブを示します 図 : シングルポート デュアルポート およびクワッドポート分散 RAM 48

49 表 LUT で構成可能な RAM 7.5 LUT シフトレジスタ (SRL) SLICEM の LUT では スライス内のフリップフロップを使用せずに 最大 32 ビットのシフトレジスタを構成できます シフトレジスタとして使用した場合 各 LUT でシリアルデータを 1~32 クロックサイクル遅延させることができます また SLICEM 内の 4 個の LUT をカスケードし 最大 128 サイクル遅延させることもできます LUT で構成するシフトレジスタを使用することで 遅延やレイテンシ補填を必要とするアプリケーションを効果的に実現することができます 図 : 32 ビットシフトレジスタ 図 : SRL のタイミングチャート 49

50 8 Select IO リソース Spartan-6 には SelectIOと呼ばれる多様な I/O 規格に対応できるコンフィギャブルでハイパフォーマンスな IO テクノロジが搭載されています 各 IO ブロック (IOB) は 入力 出力 双方向 I/O としてユーザー設定できます また すべての I/O がシングルエンドおよび差動 I/O 規格をサポートしています Spartan-6 の IO タイルは 2 つの IOB 2 つの ILOGIC 2 つの OLOGIC 2 つの IODLAY で構成されて います IODELAY2 ILOGIC2 ISERDES2 OLOGIC2 OSERDES2 IOB Pad ILOGIC2 ISERDES2 OLOGIC2 OSERDES2 IOB Pad IODELAY2 図 8-1 : Spartan-6 I/O タイル IO ブロック (IOB) 構造 図 8-2 : IOB 基本図 50

51 Spartan-6 と Virtex-5 との IO リソース比較は 以下の通りです 表 8-1 : IO リソース比較 入力信号ディレイ調整 出力信号ディレイ調整 有り (IDELAYCTRL 必須 ) ( デフォルト / 固定 / 可変値 ) 有り (IDELAYCTRL 必須 ) ( 固定値のみ ) 有り ( デフォルト / 固定 / 可変値 ) 有り ( 固定値のみ ) IDELACTRL リファレンスクロック周波数 200MHz - IDELAY 1 タップあたりの遅延 78ps タイミングレポートを確認 タップ数 64 タップ 256 タップ 8.1 Select IO 全ての Spartan-6 には コンフィギュレーション可能な高性能 SelectIO ドライバとレシーバがあり さまざまなインターフェース規格に対応しています また インターフェース規格によっては 出力能力 スルーレート オンチップ終端などを設定することもできます 以下は Spartan -6 でサポートしているインターフェース規格です シングルエンドインターフェース規格 LVTTL 3.3V LVCMOS(3.3V 2.5V 1.8V 1.5V 1.2V) PCI 3.3V I2C SMBUS SDIO 3.3V MOBILE_DDR HSTL 1.8V および 1.5V(Class I II III) SSTL 3.3V 2.5V 1.8V(Class I II) SSTL 1.5V(Class II) 差動インターフェース規格 LVDS(3.3V 2.5V) LVPECL(3.3V 2.5V) Bus-LVDS 2.5V DISPLAY_PORT Mini-LVDS(3.3V 2.5V) RSDS(3.3V 2.5V) TMDS 3.3V PPDS(3.3V 2.5V) 差動 HSTL 差動 SSTL I/O をバンクに割り当てる際は 次の規則に従ってください 規則 1 : バンクを使用しない場合でも FPGA 上のすべての VCCO ピンを接続 規則 2 : 1 つのバンクに関連付けられている VCCO ラインは すべて同じ電圧レベルに設定 規則 3 : バンクの I/O に割り当てられたすべての規格で使用される VCCO レベルは一致 規則 4 : バンクに VCCO 要件がない場合は VCCO を 2.5V や 3.3V などの使用可能な電圧に接続 規則 5 : 差動インターフェース出力はバンク 0 2 のみに割り当て VREF が使用されている場合は 次の規則にも従ってください 規則 1 : すべての VREF ピンをバンク内で接続 規則 2 : 1 つのバンクに関連付けられている VREF ラインは すべて同じ電圧レベルに設定 規則 3 : バンクの I/O に割り当てられたすべての規格で使用される VREF レベルは一致 参考 Spartan-6 FPGA SelectIO リソースユーザーガイド 英語版 v1.1 [ p.40~ : I/O Banking Rules ] 51

52 9 SelectIO ロジックリソース Spartan-6 には 従来の Spartan FPGA に含まれる全ての基本的な I/O ロジックリソースがあります 基本的な I/O ロジックリソースは 以下の通りです 組み合わせ入力 / 出力 トライステート出力制御 レジスタ付き入力 / 出力 レジスタ付きトライステート出力制御 3 ステート出力コントロールレジスタ ダブルデータレート (DDR) 入力 / 出力 DDR 出力トライステート制御 さらに Spartan-6 は次のアーキテクチャ機能を実装しています IODELAY2 ( 入出力遅延調整機能 ) NONE C0 そして C1 出力 DDR モード NONE C0 そして C1 入力 DDR モード ISERDES OSERDES 52

53 9.1 ILOGIC2 リソース ILOGIC2 は以下の機能をサポートします エッジトリガ D 型フリップフロップ DDR モード レベル認識ラッチ 非同期 / 同期組み合わせ 図 : ILOGIC2 ブロック 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [ p.47~ : ILOGIC2 Resources ] 入力 DDR ( IDDR2 ) について Spartan-6 には ILOGIC2 内部に入力 DDR ( IDDR2 ) 専用レジスタが内蔵されているため ILOGIC2 内で入力ダブルデータレート ( DDR ) レジスタを実装できます この機能を使用する場合は IDDR プリミティブをインスタンシエートしてください 表 9-1-1:IDDR 2 ポート信号 図 : IDDR2 プリミティブ 表 9-1-2:IDDR 2 アトリビュート 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.48~ : Input DDR Primitive ] 53

54 9.2 OLOGIC2 リソース OLOGIC2 は以下の機能をサポートします エッジトリガ D 型フリップフロップ DDR モード レベル認識ラッチ 非同期 / 同期組み合わせ 図 :OLOGIC プリミティブ 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.53~ : OLOGIC2 Resources ] 出力 DDR ( ODDR2 ) について Spartan-6 には OLOGIC2 内部に出力 DDR ( ODDR2 ) 専用レジスタが内蔵されているため OLOGIC2 内で出力ダブルデータレート ( DDR ) レジスタを実装できます この機能を使用する場合は ODDR プリミティブをインスタンシエートしてください 表 9-2-1:ODDR2 ポート信号 図 : ODDR2 プリミティブ 表 :ODDR2 アトリビュート 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.54~ : Output DDR Overview ( ODDR2 ) ] 54

55 9.3 IODELAY2 ( 入力 / 出力遅延エレメント ) 全ての IO ブロック内には入力遅延または出力遅延としてコンフィギュレーション可能な遅延エレメントが含まれています Virtex-5 の構造とは異なり Spartan-6 の遅延は温度や電圧に対して調整されませんが 遅延をダイナミックに正しくキャリブレーションする機構が含まれています IODELAY2 は 0 ~ 255 タップの遅延エレメントで 1 タップあたりの遅延値は 20 ~ 80 ps となります 正確な値を知るためには開発ツール ISE に含まれている Timing Analyzer を使用して調べてください また IDELAY_TYPE の Attribute を VARIABLE_FROM_HALF_MAX にして キャリブレーションを実行することで 図 のように 入力クロックの周期の半分の位相に入力データを調整することができます 図 : IODELAY2 による入力データの位相調整 55

56 図 に IODELAY2 プリミティブを示します 図 : IODELAY2 プリミティブ 表 : IODELAY2 ポート信号 56

57 表 : IODELAY2 アトリビュート 57

58 この機能を使用する場合は IODELAY2 プリミティブをインスタンシエートするか 開発ツール ISE に含まれて いる SelectIO Interface Wizard を使用して生成してください 図 : SelectIO Interface Wizard と Language Templates 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.61~ : I/O Delay Overview] 58

59 9.4 位相検出器の概要位相検出器によって サンプリング IO クロックが受信データビットのアイの中央より前または後で行われているのかを判断でき 入力遅延エレメント ( IODELAY2 ) の遅延は適切に調整されます 位相検出器は入力差動データでのみ使用可能です この機構を使用する場合は 入力遅延エレメント ( IODELAY2 ) を特別なモード ( IDELAY_TYPE = DIFF_PHASE_DETECTOR ) に設定し マスタおよびスレーブ ISERDES を使用します また デシリアル化のデータおよび FPGA ロジックへの入力は 常にマスタ入力遅延から供給されます 図 に位相検出器のトポロジを示します ISERDES2 図 位相検出器のトポロジ 位相検出器のキャリブレーションおよび動作について ここでは 位相検出器のキャリブレーションおよび動作について簡単に説明します 1 マスタおよびスレーブ入力遅延に対して CAL コマンド RST コマンドを発行 マスタ遅延は入力 IO クロック周期の 1/2 周期を加えたもの (HALF MAX) スレーブ遅延は入力 IO クロック周期の 1 周期を加えたもの (MAX) 59

60 2 図 に示す S3 S2 E3 信号を比較し マスタおよびスレーブ入力遅延をインクリメント / デクリメントする E3 と S2 が同じ場合 :S3 は少し早くサンプリングされている E3 と S3 が同じ場合 :S3 は少し遅くサンプリングされている 図 : 位相検出器の動作 サンプリングが早い場合のタイミング図を図 に サンプリングが遅い場合のタイミング図を 図 に示します 図 : サンプリングが早い場合の位相検出器の内部タイミング ( S3 E3 S2 = E3 ) 図 : サンプリングが遅い場合の位相検出器の内部タイミング ( S3 = E3 S2 E3 ) 3 スレーブ入力遅延のみに対して定期的に CAL コマンドを発行 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.73~ : Phase Detector Overview] 60

61 9.5 アドバンスト SelectIO Spartan-6 の ILOGIC2 には 入力シリアル-パラレルコンバータ機能である ISERDES2 OLOGIC2 には出力パラレル-シリアルコンバータ機能である OSERDES2 を備えています これらの機能を使用することで 非常に高速な IO データレートをサポートすることができます このコンバータはシングルデータレート ( SDR ) およびダブルデータレート ( DDR ) の両方をサポートしています 1 つの ISERDES2 / OSERDES2 では 2, 3 または 4 ビット幅のパラレルワードを作成できます また差動入力 / 出力を使用する場合 2 つの IOB にある それぞれの ISERDES2 / OSERDES2 をカスケードさせることにより 5, 6, 7 または 8 ビット幅のパラレルワードを作成できます この機能を使用する場合は ISERDES2 / OSERDES2 プリミティブをインスタンシエートするか 開発ツール ISE に含まれている SelectIO Interface Wizard を使用して生成してください 図 : SelectIO Interface Wizard と Language Templates 61

62 ISERDES2 について 図 に ISERDES2 プリミティブを示します 表 :ISERDES2 ポート信号 62

63 表 : ISERDES2 アトリビュート 63

64 図 : ISERDES2 プリミティブ 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.67~ : ISERDES Overview] 64

65 OSERDES2 について 図 に OSERDES2 プリミティブを示します 表 : OSERDES2 ポート信号 65

66 表 : OSERDES2 アトリビュート 66

67 図 : OSERDES2 プリミティブ 参考 Spartan-6 SelectIO リソースユーザーガイド英語版 v1.1 [p.79~ : OSERDES Overview] 67

68 10 RocketIO GTP ( 3.125Gbps 内蔵トランシーバ ) 10.1 Spartan-6 GTP 概要 Spartan-6 LXT デバイスには GTP という 最大 3.125Gbps* で動作する全 2 重トランシーバが内蔵されています (Spartan-6 LX デバイスには GTP は内蔵されていません ) *GTP の対応するレートは 614Mb/s~810Mb/s 1.22Gb/s ~1.62Gb/s 2.45Gb/s~3.125Gb/s の 3 領域に分かれます ( Speed Grade -2 の場合 最大 2.7Gbps まで対応 ) GTP は Spartan-6 LXT デバイスに内蔵されている PCI Express Endpoint Block* と接続することで 容易 に PCI express インターフェース (Gen1 x1) を実現することが可能です *PCI Express Base Specification 1.1 に準拠 ( x1 のみ対応 ) その他 対応するプロトコルは以下となります ( 2010 年 1 月時点 ) XAUI / Gigabit Ethernet / Serial RapidIO / SATA / CPRI / OBSAI / Display Port / GPON / SDI GTP は Spartan-6 LXT デバイスに最大 8 個 ( デバイス パッケージサイズに依存 ) 内蔵されています デバイス パッケージサイズごとに搭載されている GTP の数は 表 をご参照ください 8 個 GTP を内蔵しているデバイスの場合 4 個ずつ上下に GTP が配置されます 4 個以下の場合は 上辺にのみ GTP が配置されます GTP_Bank GTP_Bank 図 : xc6slx150t-fgg676 Floorplan 68

69 上辺 下辺の GTP はそれぞれ GTP_BANK として まとめて構成されます 下図は GTP_Bank 内の概略図となります ( 図 の白枠部分が該当 ) 図 : GTP_Bank 構成 GTP_Bank は 2 つの GTP_Tile を有します GTP_Tile は 2 つの GTP を有します よって 計 4 つの GTP が GTP_Bank に内蔵されています GTP_Bank 内の 4 つの GTP は それぞれ独自の PLL を有しており 個別にプロトコルの設定が可能になっています また GTP_Tile 内の 2 つの GTP はお互いの PLL の出力を共有することができる様になっており 同一のプロトコルを実装する場合には 片側の PLL を Powerdown させ 消費電力を低減させることが可能になっています 以上の様に Spartan-6 LXT では 各 GTP で個別に PLL を持つことで 複数プロトコルへの対応への柔軟性 を提供するとともに 不要な PLL は Powerdown させ 余分な消費電力を使わない様に 構成されています GTP は多くのプロトコルに対応できる様に様々な機能や使用方法があります 本資料中では 基本的な機能 について記載いたします プロトコルに依存した機能などの詳細な使用方法に関しては Spartan-6 GTP ユーザガイドをご参照くださ い 参考 Spartan-6 GTP ユーザガイド 英語版 v

70 10.2 Clock Distribution from / to GTP GTP には 複数のクロック入出力ポートが用意されています ここでは 各入出力クロックについて記載いたします リファレンスクロック入力! GTP 内部の PLL を駆動するためのクロック入力! リファレンスクロックは MGTREFCLK( リファレンスクロック入力専用端子 ) から入力 # CLK00 / CLK01 / CLK10 / CLK11 を使用! GTP_Tile 内の GTP は 同じ GTP_Tile 内の PLL のどちらからでも駆動可能 # PLL_SOURCE_0/1 属性を使用して どちらの PLL からの出力を使用するかを設定 " PLL_SOURCE_0/1 = PLL0 : PLL0 の出力クロックを使用 " PLL_SOURCE_0/1 = PLL1 : PLL1 の出力クロックを使用 " 未使用となった PLL を Powerdown するため PLLPOWERDOWN0/1 ポートを High に固定! GTP_Bank 内の GTP は MGTREFCLK を共有可能 ( 下図 参照 ) # CLKINEAST0 / CLKINWEST0 / CLKINEAST1 / CLKINWEST1 を使用! MGTREFCLK 端子以外 ( 図 中のGCLK## や PLLCLK##) からのクロック入力は非推奨 # GCLK## = Global Buffer を介したクロックを入力するポート # PLLCLK## = Fabric PLL からの出力クロックを入力するポート ( BUFPLL を介して入力 )! どのリファレンスクロック入力を使用するかは REFSELDYPLL0/1 ポートを使用して選択 図 : リファレンスクロック入力 70

71 GTPCLKOUT0/1[1:0] 出力クロック! GTPCLKOUT[1:0] = リファレンスクロック入力を基にした FPGA Fabric 用のクロック出力ポート! GTPCLKOUT [0] = CLK_OUT_GTP_SEL 属性で出力クロックを選択 # CLK_OUT_GTP_SEL = TXOUTCLK " GTP 内部の PLL からのパラレルデータ用のクロックを出力 " TXUSRCLK に入力すべき周波数と同じ周波数のクロックを出力 " GTP 内部の PLL がリセットされると 出力は停止する # CLK_OUT_GTP_SEL = REFCLKPLL " リファレンスクロック入力をそのまま出力! GTPCLKOUT[1] = CDR の Recovery Clock を出力! GTPCLKOUT[1:0] は BUFIO2 を使用し PLL や DCM に入力 その後 BUFG を介し FPGA ロジックで使用 ( 必ずしも PLL や DCM を使用する必要は無く BUFIO2 BUFG でも可 ) TXUSRCLK / TXUSRCLK2 入力クロック! GTP 内部の Transmitter のパラレルデータを駆動するためのクロック入力ポート! TXUSRCLK / TXUSRCLK2 が駆動する GTP 内部の回路は下図 参照 図 : Transmitter Clock Domain! TXUSRCLK の周波数 ( GTP 内部のデータ幅に依存 ) # 8 bit ( INTDATAWIDTH = Low ) : TXUSRCLK = Line Rate / 8 # 10 bit ( INTDATAWIDTH = High ) : TXUSRCLK = Line Rate / 10! TXUSRCLK2 の周波数 ( FPGA ファブリックとの接続データ幅に依存 ) # 1 Byte or 10bit ( TXDATAWIDTH= 0 ) : TXUSRCLK2 = TXUSRCLK # 2 Byte or 20bit ( TXDATAWIDTH= 1 ) : TXUSRCLK2 = TXUSRCLK / 2 71

72 # 4 Byte or 40bit ( TXDATAWIDTH= 2 ) : TXUSRCLK2 = TXUSRCLK / 4! TXUSRCLK / TXUSRCLK2 の生成方法例 ( 2Byte or 20bit Interface ) # INTDATAWIDTH = Low or High TXDATAWIDTH = 1 # CLK_OUT_GTP_SEL = TXOUTCLK の場合 図 : TXUSRCLK / TXUSRCLK2 Generation 他の インターフェース幅を選択した場合の構成に関しては Spartan-6 GTP ユーザガイド参照 参考 Spartan-6 GTP ユーザガイド 英語版 v2.0 [ p.70~ : Connecting TXUSRCLK and TXUSRCLK2 ] RXUSRCLK / RXUSRCLK2 入力クロック! GTP 内部の Receiver のパラレルデータを駆動するためのクロック入力ポート! RXUSRCLK / RXUSRCLK2 が駆動する GTP 内部の回路は下図 参照 図 : Receiver Clock Domain 72

73 ! RXUSRCLK の周波数 ( GTP 内部のデータ幅に依存 ) # 8 bit ( INTDATAWIDTH = Low ) : RXUSRCLK = Line Rate / 8 # 10 bit ( INTDATAWIDTH = High ) : RXUSRCLK = Line Rate / 10! RXUSRCLK2 の周波数 ( FPGA ファブリックとの接続データ幅に依存 ) # 1 Byte or 10bit ( RXDATAWIDTH= 0 ) : RXUSRCLK2 = RXUSRCLK # 2 Byte or 20bit ( RXDATAWIDTH= 1 ) : RXUSRCLK2 = RXUSRCLK / 2 # 4 Byte or 40bit ( RXDATAWIDTH= 2 ) : RXUSRCLK2 = RXUSRCLK / 4! RXUSRCLK / RXUSRCLK2 の生成方法 # プロトコル上 周波数偏差を許容する機能が規定されている ( Clock Correction の機能を使 用する ) 場合は TXUSRCLK / TXUSRCLK2 と同じクロックを使用可能 # プロトコル上周波数偏差を許容する機能が規定されていない場合は Recovery Clock( GTPOUTCLK[1] ) を使用して 生成 " 生成方法は TXUSRCLK / TXUSRCLK2 の生成方法 と同一 # Elastic Buffer を Bypass する場合は 別途 Spartan-6 GTP ユーザガイドを参照 その他 RXUSRCLK / RXUSRCLK2 を生成する際の注意点なども 別途 Spartan-6 GTP ユーザガイド をご確認ください 参考 Spartan-6 GTP ユーザガイド 英語版 v2.0 [ p.135~ : Using the RX Phase-Alignment Circuit to Bypass the RX Elastic Buffer ] [ p.157~ : Connecting RXUSRCLK and RXUSRCLK2 ] 以上のとおり GTP で使用するクロックの構成は 設定などに依存して複数の構成が存在します どの様にクロックを構成するかは Spartan-6 FPGA GTP Transceiver Wizard から生成された Example Design をご参考ください Spartan-6 FPGA GTP Transceiver Wizard は COREGenerator より起動することができます 図 : Spartan-6 FPGA GTP Transceiver Wizard の起動 73

74 Example Design のクロックの構成は 以下の設定に依存して変更されます Page1 : Select Tiles and Reference Clocks! 使用する GTP_Tile PLL を選択 図 : Spartan-6 FPGA GTP Transceiver Wizard Page 1 Page2 : Target Line Rate Reference Clock ### MHz Encoding Data Path Width! ラインレート リファレンスクロック入力周波数 および 8B10B の使用有無 FPGA Fabric との接続データ幅を選択 図 : Spartan-6 FPGA GTP Transceiver Wizard Page 2 Page4 Enable TX Buffer TXUSRCLK Source Enable RX Buffer RXUSRCLK Source! TX / RX Buffer の使用有無 TX/RXUSRCLK のソースクロックを選択 図 : Spartan-6 FPGA GTP Transceiver Wizard Page 4 74

75 10.3 Transmitter Function 前述のとおり GTP はさまざまプロトコルに対応できる様 内部に使用 / 未使用を選択可能な各種機能を有しています ここでは Transmitter 側に実装されている機能に関して記載いたします 図 : GTP Transmitter Function Block Transmitter 側の主な機能は以下となります 8B/10 Encoder :! PCIe, Gigabit Ethernet などで使用される 8B10B エンコーダ機能を提供 Phase Adjust FIFO! GTP 内部 クロックドメインと FPGA ファブリック クロックドメイン間の位相差を吸収 Programable Swing Level / Pre-emphasis! 伝送路の距離などに応じて 出力振幅や エンファシス量を調整可能 OOB signaling for PCIe / SATA! PCIe や SATA で規定されている Beacon や OOB といった特殊な信号を生成可能 各機能の詳細は Spartan-6 GTP ユーザガイドをご確認ください 参考 Spartan-6 GTP ユーザガイド 英語版 v2.0 [ p.65~ : Transmitter ] 75

76 10.4 Receiver Function 図 : GTP Receiver Function Block Receiver 側の主な機能は以下となります CDR! シリアルデータ入力から クロックを抽出 8B/10 Decoder! PCIe, Gigabit Ethernet などで使用される 8B10B デコーダ機能を提供 Comma Detect and Align! シリパラ変換実施後 特定のパターンを検出し 元のデータを復元させる Elastic Buffer (Phase Adjust FIFO / Clock Correction / Channel Bonding)! GTP 内部 クロックドメインと FPGA ファブリック クロックドメイン間の位相差を吸収! 入力シリアルデータと ローカルクロックの周波数偏差を吸収! 複数レーン使用時 特定のパターンを検知し レーン間 Skew をキャンセル Equalizer! 減衰した入力シリアルデータを復調させ データの有効ウィンドウを拡張させる 各機能の詳細は Spartan-6 GTP ユーザガイドをご確認ください 参考 Spartan-6 GTP ユーザガイド 英語版 v2.0 [ p.99~ : Receiver ] 76

77 11 メモリコントローラブロック Spartan-6 には 外部メモリ制御用のハードコア Memory Controller Block (MCB) が内蔵されています MCB の主な情報を以下にまとめます デバイス毎の MCB 数 Spartan-6 デバイスは 最大 4つの MCB を内蔵しています デバイスの規模によって 内蔵されている MCB の数が異なります 表 11-1 : 内蔵されている MCB の数 (1) CSG225 パッケージのデバイスに搭載されている MCB は データ幅 x4, x8 メモリのみのサポートとなります かつ アドレスが 13 ビットしか無いため DDR2 では 256Mb それ以外のメモリデバイスでは 512Mb までの容量しかサポートできません (2) MCB は 4 つ搭載されていますが ピンは MCB 2 つ分しか配線できないため 2 つの MCB しか使用することができません UG388 (v2.0) p13 Table 1-2: MCB Support by Device / Package Combination より抜粋 図 11-1 : MCB 搭載例 77

78 サポートメモリ 下記 4 種類の SDRAM メモリをサポートしています " DDR " DDR2 " DDR3 " LPDDR(Mobile DDR) 但し 各メモリのサポート可能なデータバス幅は x4, x8, x16 のみであるため DIMM はサポートしておりません ご注意ください パフォーマンス 各メモリ別のパフォーマンスを以下の表に示します 表 11-2 : メモリ別最大データレート & 帯域幅 Max Theoretical Bandwidth per Memory Type Data Rate : Max Memory Controller Interface 4bit 8bit 16bit DDR 400Mbps (200MHz) 1.6 Gbps 3.2 Gbps 6.4 Gbps DDR2 800Mbps (400MHz) 3.2 Gbps 6.4 Gbps 12.8 Gbps DDR3 800Mbps (400MHz) 3.2 Gbps 6.4 Gbps 12.8 Gbps LPDDR 400Mbps (200MHz) 1.6 Gbps 3.2 Gbps 6.4 Gbps 最大データレートがどのスピードグレードのデバイスに適用するかは DS162 Spartan-6 FPGA Data Sheet: DC and Switching Characteristics で随時ご確認ください ユーザインターフェース ユーザインターフェースはマルチポートで 32bit (Read, Write, Read/Write), 64bit (Read/Write), 128bit (Read/Write) データインターフェースの 5 通りの組み合わせから選択します 未使用ポートは Disable にすることも可能です ( 例えば 64bit R/W ポートのみ使用したい場合 Configuration 3 を選択して Port 1, Port 2 を Disable にします ) アプリケーションに合った最適なユーザインターフェース構成を選択することで パフォーマンスの最適化を図ることができます 78

79 Configuration 1 Two 32-bit Bidirectional Four 32-bit Unidirectional Configuration 2 Four 32-bit Bidirectional Configuration 3 One 64-bit Bidirectional Two 32-bit Bidirectional Configuration 4 Two 64-bit Bidirectional Configuration 5 One 128-bit Bidirectional User Port 0 32-bit R/W User Port 1 32-bit R/W User Port 0 32-bit R/W User Port 1 32-bit R/W User Port 0 64-bit R/W User Port 0 64-bit R/W User Port 2 32-bit R or W User Port 3 32-bit R or W User Port 4 32-bit R or W User Port 5 32-bit R or W User Port 2 32-bit R/W User Port 3 32-bit R/W User Port 1 32-bit R/W User Port 2 32-bit R/W User Port 1 64-bit R/W User Port bit R/W 図 11-2 : ユーザインターフェースのポート構成 ピン配置 各 Spartan-6 デバイス毎に MCB が使用するピン配置は決められているため 指定のピン配置で基板を設計する必要があります MCB 未使用の場合 これらのピンは汎用 IO ピンとして使用することができます Memory Interface Generator MCB の構成 パラメータなどは CORE Generator の Memory Interface Generator (MIG) や Embedded Development Kit (EDK) を用いて設定します MIG の場合 GUI に従ってパラメータ等を設定することで 必要なメモリシステムの構成に合わせたコントローラを容易に生成することが可能です デザインは 図 11-3 に示すように MCB の Wrapper で提供されます 79

80 Sparten-6 FPGA IP Wrapper Soft Calibration Module Memory Controller Block User Interface CMD FIFO 0 CMD FIFO 1 CMD FIFO 2 CMD FIFO 3 CMD FIFO 4 CMD FIFO 5 32-Bit Bidirectional 32-Bit Bidirectional 32-Bit Unidirectional 32-Bit Unidirectional 32-Bit Unidirectional Arbiter Controller Data path I/O Clock Network Dedicated Routing PHY IOB Calibration Logic Memory 32-Bit Unidirectional 図 11-3 : MCB Block Diagram (IP Wrapper を MIG で生成した場合 ) MCB の詳細は 以下のユーザガイドでご確認ください Spartan-6 FPGA Memory Controller User Guide Spartan-6 FPGA Memory Interface Solutions User Guide 80

81 12 コンフィギュレーション Spartan-6 は SRAM ベースの FPGA であるため 電源投入後にデバイス外部よりコンフィギュレーションデ ータを読み込む必要があります 12.1 コンフィギュレーションビット Spartan-6 のコンフィギュレーションビットサイズを以下に示します 表 : Spartan-6 ビットストリームの長さ メモ : 標準的なビットストリーム長を示します Copmress などの BitGen オプションによっては ビットストリーム 長が変わる場合があります 12.2 コンフィギュレーション用 IO バンクバンク 2 には コンフィギュレーション関連の専用ピンと兼用ピンが配置されています バンク 2 に供給する電源 Vcco_2 がコンフィギュレーション用の電源 Vcc_config となります BPI コンフィギュレーション用のアドレスピンはバンク 1 に配置 されています JTAG ピンへの電源供給には Vccaux を使用します 図 : バンク 2 81

82 12.3 コンフィギュレーションモード コンフィギュレーションモードは M[1:0] 端子で設定します 以下にコンフィギュレーションモードを示します 表 : Spartan-6 コンフィギュレーションモード メモ : 1. SPI x2 x4 モードがあります 2. パラレルコンフィギュレーションモードのバスは コンフィギュレーションロジックによって自動的に検出されます 3. Spartan-6 デバイスは モードピンの設定にかかわらず いつでも利用可能な専用 JTAG ポートがあります 4. 内部プルアップによりスレーブシリアルモードがデフォルト設定になります 82

83 また 表 に Spartan-6 でコンフィギュレーション中に使用される専用ピンおよび兼用ピンを示します 表 : Spartan-6 のコンフィギュレーション中のピンの動作 ピン名 マスタマスタスレーブスレーブ電源 /IO SPI BPI シリアル SelectMAP SelectMAP シリアルバンク TDI TDI TDI TDI TDI TDI TDI V CCAUX TMS TMS TMS TMS TMS TMS TMS V CCAUX TCK TCK TCK TCK TCK TCK TCK V CCAUX TDO TDO TDO TDO TDO TDO TDO V CCAUX PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B 2 DONE DONE DONE DONE DONE DONE DONE 2 HSWAPEN HSWAPEN HSWAPEN HSWAPEN HSWAPEN HSWAPEN HSWAPEN 0 M M CCLK CCLK CCLK CCLK CCLK CCLK CCLK ( 出力 ) ( 出力 ) ( 出力 ) ( 出力 ) ( 入力 ) ( 入力 ) 2 INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B 2 CSO_B CSO_B CSO_B CSO_B CSO_B 2 DOUT/BUSY DOUT DOUT BUSY BUSY DOUT 1 MOSI/CSI_B MOSI (1) MISO0 MISO0 (2) CSI_B CSI_B 2 D0/DIN/ MISO (1) DIN MISO/MISO1 MISO1 (2) D0 D0 D0 DIN 2 D1/MISO2 MISO2 (3) D1 D1 D1 2 D2/MISO3 MISO3 (3) D2 D2 D2 2 D[15:3] D[15:3] D[15:3] D[15:3] 2 RDWR_B RDWR_B RDWR_B 2 A[25:0] A[25:0] 1 FCS_B FCS_B 1 FOE_B FOE_B 1 FWE_B FWE_B 1 LDC LDC 1 HDC HDC 1 (1) SPI モード時 (2) SPI x2 または x4 モード時 (3) SPI x4 モード時 83

84 シリアルモード シリアルモードの場合 CCLK の 1 サイクルで 1 コンフィギュレーションビットを読み込み FPGA をコンフィギュレーションします マスタシリアルモードでは CCLKは出力になり スレーブシリアルモードでは入力となります 以下に シリアルモードで使用するインターフェースピンの定義を示します 表 : コンフィギュレーションピンの定義 ピン名称 タイプ 専用 / 兼用 電源元 説明 M[1:0] 入力 兼用 Vcco_2 コンフィギュレーションモードを決定するモードピン CCLK 入力 JTAGを除く すべてのコンフィギュレーションモードのコン兼用 Vcco_2 出力フィギュレーションクロックピン DIN 入力 兼用 CCLKの立ち上がりエッジに同期するシリアルコンフィギュ Vcco_2 レーションデータ入力ピン ダウンストリームデイジーチェーンデバイス用シリアルデー DOUT 出力 兼用 Vcco_1 タ出力ピンデータはCCLKの立ち下がりエッジで出力されます DONE コンフィギュレーションの完了を示すアクティブHighの信号双方向 0 : コンフィギュレーション未完了 Open-Drain 専用 Vcco_2 1 : コンフィギュレーション完了アクティブ 330Ωの抵抗を介してVcco_2の電位でプルアップする INIT_B 入力出力 Open-Drain 兼用 Vcco_2 PROGRAM_B 入力専用 Vcco_2 HSPWAPEN 入力専用 Vcco_0 モードピンのサンプル前 INIT_Bは入力であり Lowに維持することによってコンフィギュレーションの開始を遅延させることができます モードピンのサンプル後 INIT_BはOpen-Drainのアクティブ Low 出力であり コンフィギュレーション実行中にCRCエラーの有無を示します 0 : CRCエラー発生 1 : CRCエラーなし 4.7KΩの抵抗を介してVcco_2の電位でプルアップする コンフィギュレーションロジックの非同期フルチップリセット ( アクティブLow) ピン 4.7KΩの抵抗を介してVcco_2の電位でプルアップする コンフィギュレーション時の IOB 内部のプルアップ制御ピン 0 : IOB 内部のプルアップを有効 1 : IOB 内部のプルアップを無効 84

85 以下に Spartan-6 のマスタシリアルモードの回路構成図の例を示します 図 : マスタシリアルモードのコンフィギュレーション 1. CCLK にはテブナン終端が必要です 2. マスタシリアルおよびマスタ SPI モードはモードピンの設定が同じ (M[1, 0] = [0, 1]) です マスタシリアルモードで使用しない SPI の制御ピン CSO_B と MOSI はコンフィギュレーション中にトグルします 3. FPGA の Vcco_2 と Platform Flash PROM の Vcco は同じ電位としてください Spartan-6 では 2.5V と 3.3V をサポートしています 4. DONE ピンはデフォルトでは内部プルアップレジスタを持つ Open-Drain 出力ですが 外部プルアップを推奨します 5. INIT_B は双方向の Open-Drain ピンであるため 外部にプルアップ抵抗が必要です 6. Xilinx PROM に書き込む前に BIT ファイル形式 (.bit) を PROM ファイル形式 (.mcs) に変換する必要があります 7. マスタシリアルモードは Platform Flash XCFxxS および XCFxxP PROM のみサポートしています 8. マスタシリアルモードでは CSI_B や RDWR_B のような未使用の専用コンフィギュレーションピンはコンフィギュレーションロジックに接続されないため フロートか GND に接続します または CSI_B および RDWR_B は兼用ピンのため コンフィギュレーション後 ユーザー I/O として使用することもできます 85

86 マスタ SPI モード マスタ SPI( シリアルペリフェラルインターフェース ) モードでは Spartan-6 は直接 汎用 SPI シリアル Flash PROM からコンフィギュレーションが行なえます 以下は 汎用の SPI シリアル Flash PROM を使用した SPI モードの接続図になります 図 : SPI モードのコンフィギュレーション 詳細については Spartan-6 コンフィギュレーションユーザーガイドをご参照ください 参考 Spartan-6 コンフィギュレーションユーザーガイド 英語版 v1.0 [ P.37~ : SPI Configuration Interface ] 86

87 マスタ BPI モード マスタ BPI( バイト幅ペリフェラルインターフェース ) モードでは 汎用パラレル NOR Flash から直接 コンフィギュレーションが行なえます 以下は パラレル NOR Flash を使用したマスタ BPI モードの接続図になります 図 : マスタ BPI モードのコンフィギュレーション 詳細については Spartan-6 コンフィギュレーションガイドをご参照ください 参考 Spartan-6 コンフィギュレーションユーザーガイド 英語版 v1.0 [ P.45~ : Master BPI Configuration Interface ] 87

88 12.4 コンフィギュレーション ROM ザイリンクスの Platform Flash PROM シリーズは 書き換え可能な In-System Programming(ISP) 対応の PROM です 以下はサポートしている Platform Flash PROM デバイスファミリになります 表 : コンフィギュレーション ROM XCF01S XCF02S XCF04S XCF08P XCF16P XCF32P Density 1Mb 2Mb 4Mb 8Mb 16Mb 32Mb Capacity JTAG Prog Serial Config SelectMap Config Compression Design Rev VCC (V) VCCO (V) VCCJ (V) Clock (MHz) Package VO20/VOG20 VO20/VOG20 VO20/VOG20 FS48/FSG48 FS48/FSG48 FS48/FSG48 VO48/VOG48 VO48/VOG48 VO48/VOG48 参考 Platform Flash PROM データシート 英語版 XCFxxS および XCFxxP のピンダイアグラムを以下に示します 図 : XCFxxS / XCFxxP のピンダイアグラム また サードパーティの Flash メモリとして 以下の Flash ファミリが impact( デバイスのコンフィギュレーシ ョンツール ) でサポートされています Numonyx 社 : M25P, M25PE, M45PE ファミリ (SPI) P30, J3 ファミリ (BPI) Atmel 社 : SPI/AT45DB ファミリ (SPI) Winbond 社 : SPI/W25Q ファミリ (SPI) 88

89 12.5 コンフィギュレーションケーブル Platform Flash PROM は ダウンロードケーブル ( パラレルケーブル IV またはプラットフォームケーブル USB II) を使用してコンフィギュレーションデータを書き換えます フライングワイヤーケーブル リボンケーブル 図 : パラレルケーブル IV 図 : プラットフォームケーブル USB II 以下にリボンケーブルを使用した PCB との接続図およびリボンケーブルのコネクタ形状とピン配置を示し ます 図 : PCB との接続図 図 : ケーブルコネクタ形状とピンレイアウト 89

90 図 : リボンケーブル形状 参考 プラットフォームケーブル USB II データシート - 英語版 参考 パラレルケーブル IV データシート - 英語版 90

91 13 回路設計上の注意点 13.1 回路設計上の注意 同期回路設計 同期回路とは理想的には一本のシステムクロックで信号を同期化して動作させるシステムです 同期回路でシステムを設計した場合には 内部信号にグリッジが発生しても クロックでトリガされるときに存在しなければ問題になりません また デバイスのスピードグレードを変更した場合でも システムクロックを基準に動作しているため パス遅延がクロック周期内なら問題は発生しません さらにタイミング検証も FF から FF までのパス遅延検証だけで済む部分がほとんどになります グローバルバッファの使用 Spartan-6 は グローバルクロックバッファ (BUFG) と呼ばれるスキューが小さく 多ファンアウト用のバッファを備えています FF ブロック RAM および DSP48 ブロック等のクロック入力はグローバルクロックバッファで駆動してください その他の注意事項は ザイリンクス提供の各種資料をご参照ください Configuration CLK (CCLK) Spartan-6 のコンフィギュレーション I/O は LVCMOS25 slow スルーレートの 8mA 規格を使用しています 適切なシグナルインテグリティを実現するために CCLK に 100Ωの抵抗を介してテブナン終端することを推奨しています また CCLK 出力が複数の CCLK 入力に分岐するケースは 分岐点でインピーダンスの不連続が生じるた め 推奨できません 図 : 推奨しない CCLK 接続 91

92 14 パッケージ設計 14.1 ピンアサイン Spartan-6 の各パッケージに対するピン配置表が Web サイトに用意されています 参考 Spartan-6 パッケージファイル使用デバイスのパッケージをご選択ください Device/Package 6slx9cpg196 Tue Sep 8 11:20: B2 0 IO_L1P_HSWAPEN_0 A2 0 IO_L1N_VREF_0 B3 0 IO_L2P_0 A3 0 IO_L2N_0 B4 0 IO_L3P_0 A4 0 IO_L3N_0 B5 0 IO_L4P_0 A5 0 IO_L4N_0 B6 0 IO_L34P_GCLK19_0 A6 0 IO_L34N_GCLK18_0 図 : ザイリンクス Web サイト 14.2 ピンアウトダイアグラム Spartan-6 のパッケージ外形図 ピンレイアウトはユーザーガイドを参照してください 参考 Spartan-6 Packaging and Pinout Specification 英語版 図 : パッケージレイアウト 92

93 14.3 ピンアサイン処理方法 Spartan-6 のピン説明や未使用時の処理方法は PALTEK Solution Data Base (PSDB) 内に掲載されて いる下記資料をご参照ください 参考 PALTEK Solution Data Base ( PSDB ) ログインには ID と Password が必要です ID と Password を発行ご希望のお客様は 弊社営業担当までお問い合せください 製品別: 技術資料 > Xilinx > 製品別 > デバイス > Spartan-6 > ピンの意味と処理方法チェックシート~Spartan-6 編 ~ 設計フロー別: 技術資料 > Xilinx > 設計フロー別 > 基板設計 > ピンの意味と処理方法 > ピンの意味と処理方法チェックシート~Spartan-6 編 ~ 図 : PSDB 掲載画面 93

94 14.4 電源 Spartan-6 電源スペックの各値は 必ずご設計時に最新版の Spartan-6 データシートでご確認ください 絶対最大定格 / 推奨動作条件 GTP 電源絶対最大定格 / 推奨動作条件 電源立ち上げ時間 その他各値もご確認ください 参考 Spartan-6 データシート 英語版 v3.5 [ p.1~ : Spartan-6 DC Characteristics ] 電源シーケンス / パワーオン Spartan-6 は 電源シーケンスに必要条件はありません ザイリンクスでは デバイスへの電源投入 (Vccint Vccaux Vcco) は可能な限り同時に行うよう推奨していますが そのようにしない場合でも デバイスは問題なくパワーアップされます 電源シーケンスを制御できるシステムの場合には 電位が低い順 (Vccint -> Vccaux -> Vcco) に電源を投入することを推奨します 各電源は単調増加で 0.2mS 以上 50mS 以下 (Spartan-6L は 0.2mS 以上 50 ms 以下 ) で立ち上げてください 不安定な電源の立ち上がり時にコンフィギュレーションは開始せず ボード上で Vcc を監視している Power-On Reset デバイス出力を Spartan-6 デバイスの PROGRAM_B ピンに接続して 電源が安定してからコンフィギュレーションを開始するように制御してください Spartan-6 のパワーオンサージ (POS) 電流規定はデータシートを確認してください Vccaux (2.5V または 3.3V) 電源 Vccaux は DCM 遅延ラインおよびコンフィギュレーション補助回路などに電力を供給します SSO によって Vccint Vcco およびその両方の電流に大きな変化があった場合 これに対応して IR ( 電圧 ) にも変化が起こり DCM の電力が低下します この場合 DCM 電力の内部低下により DCM クロック出力で位相エラーやデューティサイクルのずれ 過剰ジッタが発生する可能性がありますので注意してください DCM が使用されているデザインでは Vccaux と Vcco 電力プレーンを別々にしたほうが SSO によって引き起こされる Vcco ドループが Vccaux に悪影響を与えないようにすることができます Vccaux に対する消費電力またはグランド電位の変化は 1ms ごとに 10mV 未満に制限してください またピーク間の消費電力のノイズは 200mV 以内に制限してください 94

95 図 : Vccaux Vccaux および Vcco が同じ電力レベルの場合 Vccaux/Vcco の各ピンが適正にデカップル / バイパスされている必要があります デザインで DCM が使用されていて 上記のガイドラインに従うことが できない場合 Vccaux を Vcco から分離することを推奨します 14.5 消費電力の見積もり Spartan-6 の消費電力見積もりは Xpower-Early Power Estimator( 配置配線前 ) および XPOWER( 配 置配線後 ) を使用します ご設計時には必ず消費電力見積もりを行なってください Xpower-Early Power Estimator のダウンロードは以下で行なえます 参考 Power Solutions 図 : 消費電力見積ツール 95

96 14.6 電源レギュレータ 各電源デバイスメーカーより Xilinx FPGA デバイスを対象とした電源構成例のアプリケーションノートが 発行されています 必要に応じてご参照ください 図 : 各社アプリケーションノート 96

97 14.7 パッケージ熱抵抗 CMOS プロセスの Spartan-6 は消費電力に従って デバイスの温度が上昇します パッケージに搭載され た状態ではデバイス温度はその主意温度 Ta パッケージの熱抵抗 Θ および消費電力 Pd から計算でき ます デバイス温度 (Tj) = Ta + (Pd x Θ) ( ) コマーシャルグレード (C 品 ) においては デバイス温度 (Tj) は 85 以下に設計する必要があります パッケージの熱抵抗は Spartan-6 Packaging and Pinout Specification に掲載されています 参考 Spartan-6 Packaging and Pinout Specification 英語版 デバイスの動的消費電力が比較的大きくなる場合は 強制空冷 基板の材料および放熱フィンの使用 なども検討してください パッケージの熱抵抗を下げることができます 97

98 14.8 パッケージ設計注意点 以下にパッケージ設計時の注意点を示します ピンアサインの注意点 < 入力ピン > 入力ピンはノイズの影響を避けるために できるだけ出力ピンから離すように配置してください 特にクロック入力やリセット入力などはノイズの影響を考慮して出力ピンから離して配置することを推奨します < 出力ピン > 出力ピンは動作時にノイズを発生する可能性がありますので 入力ピンから離して配置することを 推奨します 大電流出力ドライバ Iol = 24mA や Iol = 12mA の出力ドライバーバッファは大電流を駆動できますが ドライブ能力が大きいために 同時に動作させた際に発生するノイズの量も大きくなります このノイズによりデバイスが誤動作を起す可能性があります 大電流出力ドライバを使用する際には 同時動作数の制限を厳守して 入力ピンから離して配置する 電源 /GND 間のデカップリングコンデンサの適切な配置などの一層の考慮が必要です 開発ツール ISE に含まれている FPGA Editor ツールを使用することで 再配置配線を行わずに IO ブロックのドライブ能力やスルーレート設定を変更することもできます 未使用ユーザーピン Spartan-6 の未使用 I/O ピンに対してのデフォルト設定は 弱いプルダウン抵抗が使用され デバイスの未使用 IO ピンを観測すると Low レベルが観測されます 開発ツール ISE の設定により 未使用 I/O に対してプルアップまたはフロートに指定できます Project Navigator の [Process for Source] ウィンドウで [Generate Programming File] を右クリック > [Properties] を開き [Configuration Options] の Unused IOB Pins 設定を変更してください 図 : 未使用ユーザーピンの変更 98

99 デカップリング VCC/GND のデカップル / バイパスは 正しく適切に配置してください コンデンサは デバイスの近くに配置 してください Spartan-6 PCB Design Guide を参照して PCB 設計をしてください 参考 Spartan-6 PCB デザインガイド 電源ラインに対してはインピーダンスを低くしておく必要があるため Vcc GND 線は太く短く配線し VCC-GND 間に高周波フィルタとしてのデカップリングコンデンサ (0.01μF-1μF) 程度を基板の要所箇所に挿入することが理想となります また 低周波用フィルタとしては 基板単位で (10μF-100μF) 程度のコンデンサを入れることが適当です 99

100 15 デバッグテクニック 1) ChipScope ツールによる FPGA 内部のデバックが行えるように JTAG ピンは基板に引き出し ダウンロードケーブルが接続できるピンヘッダーを用意してください (impact ツールを使用して JTAG からのコンフィギュレーションおよび ChipScope ツールによる FPGA 内部のデバックが可能です ) 2) JTAG チェーンはザイリンクスデバイスのみでチェーンを組むことを推奨します シリアル ROM を含めて ザイリンクスデバイスのみで JTAG チェーンを構成することで ツールの チェーン設定が容易に行えます 図 15-1 : JTAG チェーン接続例 ザイリンクス以外のデバイスを JTAG チェーンに接続する場合には 下記の構成の様にザイリンクス デバイスのみでチェーンを組む回路構成を推奨します 図 15-2 : 他社デバイス混在の JTAG チェーン接続例 100

101 16 データシート / ユーザーガイド Spartan-6 のデータシートおよびユーザーガイドが以下の URL よりダウンロードできます Spartan-6 資料一覧 ( 英語版 ) ( 日本語版 ) 必ずご設計時に最新版の Spartan-6 データシートでご確認ください また 英語版資料の方が最新バージョンの可能性があります 日本語版資料と合わせてご参照ください 101

102 17 開発ツール 17.1 メモリ要件 以下にザイリンクス社製統合開発ツール ISE Design Suite v11 を使用する際に推奨されるメモリ要件を示 します FPGA 開発のマシン選定をされる際にご参照ください 参考 FPGA Memory Recommendations Using the ISE Design Suite 11 表 : 推奨物理メモリサイズ XILNX は Solaris 64Bit OS はサポートしておりません Virtex-6 デバイスをご設計の際は 必要とするメモリ容量が大きいため 64bit OS をお勧めいたします 4GB 以上必要とするデバイスをご使用の場合は Windows 64Bit OS もしくは Linux をご使用ください Windows 32Bit OS では通常 2GB までしかメモリを使用出来ませんが 仮想的に 3GB までメモリを使用す る方法については [ ザイリンクスアンサー ] で説明しています 参考 ISE Design Suite サポート OS 参考 Answer# :

103 17.2 ISE サービスパックおよび IP アップデート 以下の URL より開発ツール ISE のサービスパックが入手できます 設計を開始の際には 最新のサービ スパックをインストールした設計環境であるか確認してください 参考 ダウンロードセンター 図 : ザイリンクスダウンロードセンター また CORE Generator データおよび LogiCORE のデータが含まれている IP_Update ファイルも合せて 最新バージョンをインストールしてください 103