VHDL VHDL VHDL i
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- れんま じゅふく
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1
2 VHDL VHDL VHDL i
3 ii
4 1 VHDL IC VHDL IC 4 5 1
5 2 2-1 sequential circuit 2.1 [1] t t t 2
6 state transition diagram state transition table a s1 s b a 2.2 3
7 2-2 flip-flop FF a 2 NOT N1 N2 N1 Q1 H N2 Q1 H Q2 L N1 L Q1 H Q1 Q1 H Q2 L Q1 L Q1 L Q2 H 2.3 a b R S Q [5] 4
8 2.3 2 SR SR set reset flip-flop SR-FF S R 2.4 S 1 Q 1 R 0 Q 1 Q 1 FF Q 0 S R 1 S R 0 Q 1 Q 2.4 FF SR SR-FF 2.5 a Q 2.5 b 2.5 c 5
9 Q Q FF 2.5 d 2.5 SR 6
10 D D delayed flip-flop D-FF D CL CL D CL CL a D-FF b c d CL FF 2.6 c SR-FF R Q D 7
11 2.6 D SR JK T SR S/R 0 Q S/R 1 0 / 1 S/R Q 1 / SR-FF [2] 8
12 Q Q t+1 Q Q t Q Q S S R SR 2.8 [2] 2.8 9
13 JK SR J/K J/K 0 SR J/K 1 Q SR D 2.9 JK-FF [2] Q Q J 2.9 JK T JK J K T T 0 Q T 1 Q toggle 2.10 T [2] 10
![9 JK-FF [2] Q Q J 2.](/docs-images/47/20489788/images/page_13.jpg "9 JK T JK J K T T 0 Q T 1")
14 Q Q T T Q 2.10 T latch register read write 2.11 D 11
15 1 1 D-FF 2.12 D-FF 4 [1] Counter count 1 count up 1 count down
16 ripple carry [2] [2] 13
17 2-5 decode 2 decoder [2] encode encoder [2] D1 D 2 1 D 0 D 3 0 Q 11 D3 14
18 priority D0 D3 D 1 D 2 1 Q 10 D
19 / ON 1 6 [6] 16
20 LED LED 6 LED 1 6 LED 3.1 LED LED LED 3.2 LED LED LED LED [6] 3.2 LED 17
21 LED 1 6 LED 7 LED LED 1 6 LED LED 7 LED a g 7 LED LED b LED [6] 18
22 3.4 LED H 4 OR b f 1 OR a g 4 OR d 3 OR OR NAND OR NAND 3.5 OR NAND 19
23 3.5 OR NAND OR NAND OR NAND NAND 74HC20 3 NAND 74HC10 NAND LED LED 6 LED OFF NAND 0 3V 47k 1 NAND [6] 20
24 3.6 OR NAND [6] 21
25 3.7 [6] H 22
26 LED
27 [6] CR CR CR CR 3.10 CR 4 74HC14 2 1M,100k F 45Hz 3.10 CR TTL D 74HC
28 D n= [6] [6] 25
29 LED LED LED 7 2 LED LED LED LED a g X Y Z LED X 0 Y 0 Z 0 1 X 1 Y 0 Z [6]
30 3.13 X Y Z 3 a b c d e f g 7 X Y Z bit 7bit 3-13 a b c d e f g LED 1 LED 0 LED LED LED 1 LED 3.12 [6] 3.12 LED [6] 27
31 X Y Z [6] 28
32 Z OR a g a g b f c e a g b AND OR IC NAND NOR NAND 74HC c D [6] 29
33 3.16 LED LED IC 74HC04 IC H ON L 5V LED IC 470 LED 6mA [6] ON OFF CR 3.17 ON 4.7 F 0 5V 100k L H NAND OFF 4.7 F 100k 5V 30
34 ON OFF LED ON LED OFF L NAND [6] 3.17 CR ON OFF 31
35
36 3.19 CR
37 ON,OFF LED LED 34
38 4 4-1 VHDL HDL HDL ASIC HDL ASIC FPGA PLD HDL VHDL VHSIC HDL Verilog-HDL UDL I Unified Design Language for Integrated Circuit SFL Structured Function description Language 4.1 VHDL [7] 4.1 HDL 35
39 VHDL VHDL HSIC Very High Speed Integrated Circuit 1981 IC ASIC 3 4 ASIC HDL ASIC 1983 VHDL 1985 VHDL ASIC VHDL 1986 IEEE VASG VHDL Analysis & Standardization Group LRM Language Reference Manual 12 IEEE Std IEEE VHDL HDL 1989 VHDL VHDL EDA [7] 36
40 4-2 VHDL VHDL 3 RTL Behaviar ASIC FPGA ASIC
41 RTL library ieee; use ieee.std_logic_1164.all; entity DFFR is port( CLK,RESET1,D : in std_logic; Q,QN :out std_logic ); end DFFR; architecture RTL of DFFR is signal Q_IN:std_logic; begin QN <= not Q_IN; Q <= Q_IN; process(clk,reset1)begin if(reset1='1')then Q_IN <= '0'; elsif(clk'event and CLK = '1')then Q_IN <= D; end if; end process; end RTL; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 38
42 entity COUNTER is port( CLK,RESET : in std_logic; COUNT : out std_logic_vector(2 downto 0) ); end COUNTER; architecture RTL of COUNTER is component DFFR port(clk,reset1,d : in std_logic; Q,QN : out std_logic); end component; signal COUNT_IN_BAR : std_logic_vector(3 downto 0); signal COUNT_IN : std_logic_vector(2 downto 0); signal RESET_IN : std_logic; begin COUNT <= COUNT_IN; COUNT_IN_BAR(0) <= CLK; GEN1:for I in 0 to 2 generate U:DFFR port map( CLK => COUNT_IN_BAR(I), RESET1 => RESET_IN, D => COUNT_IN_BAR(I+1), Q => COUNT_IN(I), QN => COUNT_IN_BAR(I+1) ); end generate; 39
43 RESET_IN <= RESET or (COUNT_IN(1) and COUNT_IN(2)); end RTL; 4.2 library ieee; use ieee.std_logic_1164.all; use work.std.textio.all; use work.dffr; entity TESTBNCH is end TESTBNCH; architecture stimulus of TESTBNCH is component COUNTER is port ( ); CLK : in std_logic; RESET : in std_logic; COUNT : out std_logic_vector(2 downto 0) end component; signal CLK : std_logic; signal RESET : std_logic; signal COUNT : std_logic_vector(2 downto 0); begin DUT : COUNTER port map ( ); CLK, RESET, COUNT 40
44 CLOCK1:process begin CLK <= '1'; wait for 10 ns; CLK <= '0'; wait for 10 ns; end process CLOCK1; STIMULUS1 : process begin RESET <= '0'; wait for 5 ns; RESET <= '1'; wait for 10 ns; RESET <= '0'; wait for 180 ns; RESET <= '1'; wait for 20 ns; RESET <= '0'; wait; end process STIMULUS1; end stimulus; CLK COUNT
45 LED LED COUNT A B C 3 7 START EN START EN 1,0 START EN 1, library ieee; use ieee.std_logic_1164.all; entity DECODER3TO7 is port ( A,B,C : in std_logic; START,EN : in std_logic; Y : out std_logic_vector(6 downto 0) ); end DECODER3TO7; architecture RTL of DECODER3TO7 is 42
46 signal INDATA : std_logic_vector(2 downto 0); begin INDATA <= C & B & A; process(indata,start,en)begin if(start = '1' and EN = '0')then --EN = STOP case INDATA is when "000" => Y <= " "; --1 when "001" => Y <= " "; --2 when "010" => Y <= " "; --3 when "011" => Y <= " "; --4 when "100" => Y <= " "; --5 when "101" => Y <= " "; --6 when others => Y <= "XXXXXXX"; --X end case; else null; --Y <= " "; end if; end process; end RTL; 43
47 library ieee; use ieee.std_logic_1164.all; use std.textio.all; use work.decoder3to7; entity TESTBNCH is end TESTBNCH; architecture stimulus of TESTBNCH is component DECODER3TO7 is port ( A,B,C : in std_logic; START,EN : in std_logic; Y: out std_logic_vector(6 downto 0) ); end component; constant PERIOD: time := 100 ns; signal A,B,C : std_logic; signal START,EN : std_logic; signal Y: std_logic_vector(6 downto 0); signal done: boolean := false; begin DUT: DECODER3TO7 port map ( A,B,C, START,EN, Y ); STIMULUS1 : process begin 44
48 START <= '0';wait for 50 ns; START <= '1'; wait; end process STIMULUS1; STIMULUS2 : process begin EN <= '0'; wait for 245 ns; EN <= '1'; wait for 55 ns; EN <= '0'; wait for 333 ns; EN <= '1'; wait for 55 ns; EN <= '0'; wait for 300 ns; EN <= '1'; wait for 55 ns; end process STIMULUS2; STIMULUS3 : process begin A <= '0'; wait for 25 ns; A <= '1'; wait for 25 ns; end process STIMULUS3; STIMULUS4 : process begin B <= '0'; wait for 50 ns; B <= '1'; wait for 50 ns; B <= '0'; wait for 50 ns; 45
49 end process STIMULUS4; STIMULUS5 : process begin C <= '0'; wait for 100 ns; C <= '1'; wait for 50 ns; end process STIMULUS5; end stimulus; CLK COUNT 3 START EN 1,0 COUNT A B C Y 7 46
50 START EN 1,1 START EN 1,0 DICE VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 4.5 entity DICE is port( CLK,RESET : in std_logic; Y : out std_logic_vector(6 downto 0); --COUNT : out std_logic_vector(2 downto 0); START,EN : in std_logic ); end DICE; architecture RTL of DICE is component COUNTER port ( CLK,RESET : in std_logic; COUNT : out std_logic_vector(2 downto 0) ); end component; 47
51 component DECODER3to7 port ( A,B,C : in std_logic; START,EN : in std_logic; Y : out std_logic_vector(6 downto 0) ); end component; signal U0_COUNT : std_logic_vector(2 downto 0); begin U0 : COUNTER port map ( CLK,RESET,U0_COUNT); U1 : DECODER3to7 port map ( U0_COUNT(0),U0_COUNT(1),U0_COUNT(2), START,EN, Y ); end RTL; 4.6 library ieee; use ieee.std_logic_1164.all; use std.textio.all; use work.dice; entity TESTBNCH is end TESTBNCH; architecture stimulus of TESTBNCH is component DICE is 48
52 port ( CLK,RESET : in std_logic; Y : out std_logic_vector(6 downto 0); --COUNT : out std_logic_vector(2 downto 0); START,EN : in std_logic ); end component; constant PERIOD: time := 100 ns; signal CLK,RESET : std_logic; signal Y : std_logic_vector(6 downto 0); --signal COUNT : std_logic_vector(2 downto 0); signal START,EN : std_logic; signal done : boolean := false; begin DUT: DICE port map ( CLK,RESET, Y,--COUNT, START,EN ); CLOCK1: process begin CLK <= '1'; wait for 10 ns; CLK <= '0'; wait for 10 ns; end process CLOCK1; STIMULUS1 : process begin 49
53 START <= '0'; wait for 20 ns; START <= '1'; wait; end process STIMULUS1; STIMULUS2 : process begin EN <= '0'; wait for 145 ns; EN <= '1'; wait for 35 ns; EN <= '0'; wait for 233 ns; EN <= '1'; wait for 35 ns; EN <= '0'; wait for 70 ns; EN <= '1'; wait for 35 ns; EN <= '0'; wait for 125 ns; EN <= '1'; wait for 35 ns; EN <= '0'; wait; end process STIMULUS2; STIMULUS3 : process begin RESET <= '0'; wait for 5 ns; RESET <= '1'; wait for 10 ns; RESET <= '0'; wait for 245 ns; RESET <= '1'; wait for 10 ns; RESET <= '0'; wait; end process STIMULUS3; end stimulus; 50
54 4.3 51
55 5 IC VHDL IC VHDL 3-7 VHDL VHDL VHDL VHDL 52
56 53
57 [1] [2] [3] [4] [5] [6] CQ [7] VHDL CQ 54
58 VHDL [7] 1 VHDL VHDL VHDL signal signal BBB std_logic_vector 4 downto 0 out out [7] 55
59 for-generate if-generate 2 for in generate end generate [ ] if generate end generate [ ] for-generate for-loop exit next If-generate TRUE If else [7] wait wait Wait wait until wait on wait on wait wait 1 [7] 1 wait 56
60 case case when = = If case 1 when others others 2 case [7] 2 case and or not and or nand nor xor 6 57
61 std_logic bit std_logic_vector Boolean C VHDL 2 and or xor [7] A = B and C and D and E A = B or C or D or E A = B xor C xor D xor E 2 AND-OR A = B nand C nand D nand E -- A = B and C or D and E -- not not and 58
62 59 2 AND-OR SEL 1 A SEL 0 B [7] VHDL architecture begin component [ ] [ ] end component architecture begin [7] port map port map 2 [7]
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
TECH_I Vol.25 改訂新版PCIデバイス設計入門
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity n is port( ); end entity n; architecture RTL of nis begin when : process begin end process :process begin end process
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
Unconventional HDL Programming ( version) 1
Unconventional HDL Programming (20090425 version) 1 1 Introduction HDL HDL Hadware Description Language printf printf (C ) HDL 1 HDL HDL HDL HDL HDL HDL 1 2 2 2.1 VHDL 1 library ieee; 2 use ieee.std_logic_1164.all;
スライド 1
isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page
フリップフロップ
第 3 章フリップ フロップ 大阪大学大学院情報科学研究科 今井正治 imai@ist.osaka-u.ac.jp http://www-ise1.ist.osaka-u.ac.jp/~imai/ 2005/10/17 2006, Masaharu Imai 1 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ
Microsoft Word - 実験4_FPGA実験2_2015
FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
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2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う
Microsoft PowerPoint LC_15.ppt
( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成
------------------------------------------------------------------------------------------------------- 1 --------------------------------------------
------------------------------------------------------------------------------------------------------- 1 -------------------------------------------------------------------------- 2 -----------------------------------------------------------------------------
回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ
第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz
エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor
VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ
VBI VBI FM FM FM FM FM DARC DARC
14 2 7 2.1 2.1.1 2.1.2 2.1.3 2.1.3.1 VBI 2.1.3.2 VBI 2.1.4 2.1.5 2.1.6 10 2.FM 11 2.2.1 FM 11 2.2.2 FM 11 2.2.3FM 13 2.2.4 FM DARC 14 2.2.4.1 DARC 14 2.2.4.2 DARC 14 17 3.1 17 3.1.1 parity 17 3.1.2 18
- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな
第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように
untitled
Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
starc_verilog_hdl pptx
!!!!!!! ! 2.10.6.! RTL : 1! 1 2! 3.2.5.! : ! 1.7. FPGA 1 FPGA FPGA 1.5.2! 3.1.2.! 3! 3.3.1. DFT! LSI :! 2 : ! ON FPGA!!! FPGA! FPGA! !!!!! ! Verilog HDL 6 9 4! Xilinx ISE!!! RTL! CPU !! 20!! C! VHDL! Xilinx
問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN
第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3
卒 業 研 究 報 告
VHDL 1040183 16 2 17 1 1 2 2 2 2 2 1 2 2 2 3 7 3 18 19 20 22 23 25 4 VHDL 27 27 8 BCD 2 27 28 REG_B 29 29 STATE 29 31 VHDL 5 VHDL 1 CPU Hardware Description Language : HDL VHDL VHSIC HDL 1 2 3 VHDL 4 3
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
LSI LSI 2
LSI LSI 2 P=CV 2 F 3 4 5 EDA Electric Design Automation) LSI CAD Computer Aided Design) Verilog Verify Logic VHDL VHSIC Description Language) SystemC C SFL Structured Functional description Language) NTT
PeakVHDL Max+Plus VGA VG
2001 PC 9720002 14 2 7 4 1 5 1.1... 5 1.2... 5 1.3... 6 1.4... 6 2 7 2.1... 7 2.2... 8 2.2.1... 8 2.3... 9 2.3.1 PeakVHDL... 9 2.3.2 Max+Plus2... 9 3 VGA 10 3.1... 10 3.2 VGA... 10 3.3 VGA... 11 3.4 VGA...
RSA FA FA AND Booth FA FA RSA 3 4 5
RSA High-Speed Multiplication for RSA ode using Redundant Binary System 6585 6 6 RSA FA FA AND Booth FA FA RSA 3 4 5 This paper summarizes High-Speed Multiplication for RSA ode using Redundant Binary System,
COINS 5 2.1
COINS (0501699) 20 21 2 5 1 3 1.1....................................... 3 1.2..................................... 4 1.3....................................... 4 2 COINS 5 2.1 COINS..................................
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
<4D F736F F D2091B28BC68CA48B8695F18D902E646F63>
卒業研究報告 題目 LED ディスプレイ用動画表示制御回路の設計と製作 指導教員 矢野政顕教授 報告者学籍番号 : 1060237 氏名 : 田中振宇 平成 18 年 2 月 21 日 高知工科大学電子 光システム工学科 目次 第 1 章はじめに 1 第 2 章 LED ディスプレイ 2 2-1 LED(Light Emitting Diode) 2 2-1-1 LED の発光原理 2 2-1-2
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13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
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FPGA Lecture for LUPO and GTO Vol. 1 2010, 31 August (revised 2013, 19 November) H. Baba Contents FPGA の概要 LUPO の基本的な使い方 New Project Read and Write 基本的な Behavioral VHDL simulation Firmware のダウンロード FPGA
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FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
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Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
VHDL-AMS Department of Electrical Engineering, Doshisha University, Tatara, Kyotanabe, Kyoto, Japan TOYOTA Motor Corporation, Susono, Shizuok
VHDL-AMS 1-3 1200 Department of Electrical Engineering, Doshisha University, Tatara, Kyotanabe, Kyoto, Japan TOYOTA Motor Corporation, Susono, Shizuoka, Japan E-mail: tkato@mail.doshisha.ac.jp E-mail:
VHDL
VHDL 4 4 3 3 6 6 6 9 4 8 5 9 5 5 6 9 3 3 3 35 36 37 38 FIRIIR A/D D/A NOSCOS LSI FIR IIR x a x a a ; ; H a H T j e T j e T j T a j T a T j T a e a H e H T j sin cos sin cos T j I T j R T a e H T a e H
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
Report Template
MachXO2 EFB(Embedded Function Block) 1 目次 1 このドキュメントの概要 3 2 EFB の構成 4 3 EFB とハードマクロの生成と注意事項 5 3.1 EFB Enables タブの設定... 5 3.2 I2C タブの設定... 6 3.3 SPI タブの設定... 7 3.4 Timer/Counter タブの設定... 9 4 Wishbone から
論理回路設計
2016 年度前期集中講義 論理回路設計 - 実習 :VHDL によるデジタル回路設計 - 講座の目的実習を通して 専門分野の問題発見 解決の能力を修得する - LSI 設計の基礎知識を得る - 言語 :VHDLによる設計手法を実習する - EDAツールの操作を経験する - FPGAを搭載した評価ボードで動作を確認する 東京理科大学 基礎工学部電子応用工学科 ( 非常勤講師 ) 藤岡督也 1 /100
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016
![TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016](/thumbs/93/112128441.jpg "TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016")
No. IB028901 Nov. 2016 1. 11 TOS7200 2. 14 3. 19 4. 23 5. 39 6. 49 7. 51 TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA5-15 125 Vac/10 A [85-AA-0003] 1 2.5 m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A
- - http://168iroha.net 018 10 14 i 1 1 1.1.................................................... 1 1.................................................... 7.1................................................
卒業研究報告.PDF
3 2 9 . 2. MOS 2. MOS 2 3. 3. 3.2 3.3 3.4 3.5 3.5. 3.5.2 2 3.5.3 LED 3.6 3.7 3.8 3.9 i 4. 8bitCPU 4. 4.2 4.2. 4.2.2 2 3 4 4.2.3 4.2.4 4.2.5 4.2.6 4.2.7 4.2.8 4.2.9 4.3 HDL 4.3. ALU 2 ALU 3 4 5 6 7 8 4.3.2
論理回路設計
2017 年度前期集中講義 論理回路設計 - 実習 :VHDL によるデジタル回路設計 - 講座の目的実習を通して 専門分野の問題発見 解決の能力を修得する - LSI 設計の基礎知識を得る - 言語 :VHDLによる設計手法を実習する - EDAツールの操作を経験する - FPGAを搭載した評価ボードで動作を確認する 東京理科大学 基礎工学部電子応用工学科 ( 非常勤講師 ) 藤岡督也 1 /76
0630-j.ppt
5 part II 2008630 6/30/2008 1 SR (latch) 1(2 22, ( SR S SR 1 SR SR,0, 6/30/2008 2 1 T 6/30/2008 3 (a)(x,y) (1,1) (0,0) X Y XOR S (S,R)(0,1) (0,0) (0,1) (b) AND (a) R YX XOR AND (S,R)(1,1) (c) (b) (c) 6/30/2008
main.dvi
CAD 2001 12 1 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape ref0177/html/index.html.,, View Encoding Japanese
PowerPoint プレゼンテーション
ループ ループとは? ある条件を満たすまで 指定の命令を繰り返す Do... Loop For Next For Each Next While WEnd ループの種類 Do Loop Do While 条件 ステートメント Loop Do ステートメント Loop While 条件 Do Until 条件 ステートメント Loop Do ステートメント Until Loop 条件 Do Loop
Arduino UNO IS Report No. Report Medical Information System Laboratory
Arduino UNO 2015 2 25 IS Report No. Report Medical Information System Laboratory Abstract ( ) Arduino / Arduino Bluetooth Bluetooth : Arduino Arduino UNO Arduino IDE micro computer LED 1............................
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
VLD Kazutoshi Kobayashi
VLD Kazutoshi Kobayashi (kobayasi@kuee.kyoto-u.ac.jp) 2005 8 26-29 1, Verilog-HDL, Verilog-HDL. Verilog-HDL,, FPGA,, HDL,. 1.1, 1. (a) (b) (c) FPGA (d). 2. 10,, Verilog-HDL, FPGA,. 1.2,,,, html. % netscape
LSI LSI
EDA EDA Electric Design Automation LSI LSI FPGA Field Programmable Gate Array 2 1 1 2 3 4 Verilog HDL FPGA 1 2 2 2 5 Verilog HDL EDA 2 10 BCD: Binary Coded Decimal 3 1 BCD 2 2 1 1 LSI 2 Verilog HDL 3 EDA
論理回路設計
2018 年度前期集中講義 論理回路設計 - 実習 :VHDL によるデジタル回路設計 講座の目的実習を通して 専門分野の問題発見 解決の能力を修得する - LSI 設計の基礎知識を得る - 言語 :VHDLによる設計手法を実習する - EDAツールの操作を経験する - FPGAを搭載した評価ボードで動作を確認する 東京理科大学 基礎工学部電子応用工学科 ( 非常勤講師 ) 藤岡督也 1 /80 集中講義の日程
Handsout3.ppt
論理の合成 HDLからの合成 n HDLから初期回路を合成する u レジスタの分離 u 二段 ( 多段 ) 論理回路への変形 n 二段論理回路の分割 n 多段論理回路への変形 n 多段論理回路の最適化 n テクノロジマッピング u 面積, 速度, 消費電力を考慮したライブラリの割当 1 レジスタの分離 process (clk) begin if clk event and clk = 1 then
●70974_100_AC009160_KAPヘ<3099>ーシス自動車約款（11.10）.indb
" # $ % & ' ( ) * +, -. / 0 1 2 3 4 5 6 7 8 9 : ; < = >? @ A B C D E F G H I J K L M N O P Q R S T U V W X Y " # $ % & ' ( ) * + , -. / 0 1 2 3 4 5 6 7 8 9 : ; < = > ? @ A B
SystemC 2.0を用いた簡易CPUバスモデルの設計
SystemC 2.0 CPU CPU CTD&SW CT-PF 2002/1/23 1 CPU BCA UTF GenericCPU IO (sc_main) 2002/1/23 2 CPU CPU CQ 1997 11 Page 207 4 Perl Verilog-HDL CPU / Verilog-HDL SystemC 2.0 (asm) ROM (test.hex) 2002/1/23
はじめにお読みください
START 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 @ 33 34 35 36 37 38 39 40 41 & @ 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 & 60 61 62 63 64 65 66 67 68
32 1 7 1 20 ( ) [18 30] [21 00] 2 3 ( ( ) ) ( ) 4 1 2 95 ( 7 3 2 ) 1 2 3 2 a b
![32 1 7 1 20 ( ) [18 30] [21 00] 2 3 ( ( ) ) ( ) 4 1 2 95 ( 7 3 2 ) 1 2 3 2 a b](/thumbs/41/22465094.jpg "32 1 7 1 20 ( ) [18 30] [21 00] 2 3 ( ( ) ) ( ) 4 1 2 95 ( 7 3 2 ) 1 2 3 2 a b")
31 1 7 1 ( ) [18 35] [20 40] 2 3 ( ( ) ) ( ) 4 1 2 1 22 1 2 a b T T A c d 32 1 7 1 20 ( ) [18 30] [21 00] 2 3 ( ( ) ) ( ) 4 1 2 95 ( 7 3 2 ) 1 2 3 2 a b 7 1 ( 34 ) 1 7 2 13 ( ) [18 20] [20 00] 2 4 7 3
TK747取扱説明書
D D D D D D D E D D D D D D D D ; ; ; ; ; ; ; ; ; ; ; ; ; D D D D D D D D C C C C C ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; ;;;;; C C C C C C C C C C C C C C C C C D D D
EDSF2006_ PDF
/SystemC SystemC FPFA 1 Techno Repo LSI / 2 Techno Repo 3 Techno Repo 4 Techno Repo DesignPrototyper 5 Techno Repo 6 Techno Repo 7 Techno Repo 8 Techno Repo 9 Techno Repo C/C++ C/C++/SystemC IP (Verilog-HDL/
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
- 1 - - 2 - 320 421 928 1115 12 8 116 124 2 7 4 5 428 515 530 624 921 1115 1-3 - 100 250-4 - - 5 - - 6 - - 7 - - 8 - - 9 - & & - 11 - - 12 - GT GT - 13 - GT - 14 - - 15 - - 16 - - 17 - - 18 - - 19 - -
HardCopy IIデバイスのタイミング制約
7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II
( ) : 1997
( ) 2008 2 17 : 1997 CMOS FET AD-DA All Rights Reserved (c) Yoichi OKABE 2000-present. [ HTML ] [ PDF ] [ ] [ Web ] [ ] [ HTML ] [ PDF ] 1 1 4 1.1..................................... 4 1.2..................................
3 PAD p.2/88
3 PAD 20050023 faculty@soi.wide.ad.jp Δ N205 2005 3 PAD p.1/88 http://www.soi.wide.ad.jp/ 3 PAD p.2/88 1: 2: PAD (Problem Analysis Diagram) 3: PAD 3 PAD p.3/88 TIPS? 3 PAD p.4/88 Cricket 1 (+ ) 1 (+ )
For_Beginners_CAPL.indd
CAPL Vector Japan Co., Ltd. 目次 1 CAPL 03 2 CAPL 03 3 CAPL 03 4 CAPL 04 4.1 CAPL 4.2 CAPL 4.3 07 5 CAPL 08 5.1 CANoe 5.2 CANalyzer 6 CAPL 10 7 CAPL 11 7.1 CAPL 7.2 CAPL 7.3 CAPL 7.4 CAPL 16 7.5 18 8 CAPL
27 10 1 1 1.1............................... 1 1.2................................ 2 2 3 2.1......................................... 3 2.2 10 2.............................. 5 2.3 2 16..............................
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
2014.3.10 @stu.hirosaki-u.ac.jp 1 1 1.1 2 3 ( 1) x ( ) 0 1 ( 2)NOT 0 NOT 1 1 NOT 0 ( 3)AND 1 AND 1 3 AND 0 ( 4)OR 0 OR 0 3 OR 1 0 1 x NOT x x AND x x OR x + 1 1 0 x x 1 x 0 x 0 x 1 1.2 n ( ) 1 ( ) n x
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
2.5. Verilog 19 Z= X + Y - Z A+B LD ADD SUB ST (X<<1)+(Y<<1) X 1 2 LD SL ST 2 10
2.5. Verilog 19 Z= X + Y - Z A+B LD 0 0001 0000 ADD 1 0110 0001 SUB 2 0111 0010 ST 2 1000 0010 (X
MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト
3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core
/ FPGA LSI [1] CDP DDP 2 LSI FPGA PicoProcessor(pP)[2] (STP)[1] DDP 1.27 i
![/ FPGA LSI [1] CDP DDP 2 LSI FPGA PicoProcessor(pP)[2] (STP)[1] DDP 1.27 i](/thumbs/39/20096009.jpg "/ FPGA LSI [1] CDP DDP 2 LSI FPGA PicoProcessor(pP)[2] (STP)[1] DDP 1.27 i")
22 / FPGA A Study of FPGA Platform for Architecture Evaluation of a Data-Driven/Control-Driven Processor 1110232 / FPGA LSI [1] CDP DDP 2 LSI FPGA PicoProcessor(pP)[2] (STP)[1] DDP 1.27 i Abstract A Study
~~~~~~~~~~~~~~~~~~ wait Call CPU time 1, latch: library cache 7, latch: library cache lock 4, job scheduler co
072 DB Magazine 2007 September ~~~~~~~~~~~~~~~~~~ wait Call CPU time 1,055 34.7 latch: library cache 7,278 750 103 24.7 latch: library cache lock 4,194 465 111 15.3 job scheduler coordinator slave wait
AN 100: ISPを使用するためのガイドライン
ISP AN 100: In-System Programmability Guidelines 1998 8 ver.1.01 Application Note 100 ISP Altera Corporation Page 1 A-AN-100-01.01/J VCCINT VCCINT VCCINT Page 2 Altera Corporation IEEE Std. 1149.1 TCK
推奨されるHDLコーディング構文
6. HDL QII51007-6.0.0 HDL HDL HDL HDL HDL Quartus II Volume 1 Design Recommendations for Altera Devices Quartus II EDA HDL Quartus II Volume 1 Altera Corporation 6 1 Quartus II Volume 1 LPM DSP LVDS PLL
Compatibility list: vTESTstudio/CANoe
1.0 および 1.1 で作成されたテストユニットは テスト内で使用されるコマンドに関わらず 必ず下記の最小バージョン以降の CANoe にて実行してください vteststudio 2.0 以上で作成されたテストユニット ( 新機能を使用していない場合 ) は それぞれに応じた最小バージョン以降の CANoe にて実行してください 下記の表にて 各バージョンに対応する要件をご確認ください vteststudio
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
untitled
UP 2008/2/16 20080216 UP 1. 28% SFA 2. 3. 2008/02/16 (C)2008 2 1 UP 2008/2/16 20081 () ABC 20078 MR MR 2008/02/16 (C)2008 3 2008/02/16 (C)2008 4 2 UP 2008/2/16 1. 2. 3. 4. 5. 6. 2008 2008/02/16 (C)2008
25 II :30 16:00 (1),. Do not open this problem booklet until the start of the examination is announced. (2) 3.. Answer the following 3 proble
25 II 25 2 6 13:30 16:00 (1),. Do not open this problem boolet until the start of the examination is announced. (2) 3.. Answer the following 3 problems. Use the designated answer sheet for each problem.
<91E63589F161>
ハードウェア実験 組み込みシステム入門第 5 回 2010 年 10 月 21 日 順序論理回路の実験 前回予告した今回の内容 次回も IC トレーナを使って 順序論理回路についての実験を行います 内部に 状態 を持つ場合の動作記述について 理解します 個々の IC を接続し SW 入力と LED の点灯表示とで論理回路としての動作を検証します それぞれの IC( 回路素子 ) ごとに真理値表を作成します
Asterisk PBX 不正利用防止
Asterisk PBX ICTR120716-OR01A Info Circus,Inc. 1 2 2 IP-PBX 3 2.1........................... 3 3 IP-PBX 4 3.1........................................... 4 3.2..................................... 4 3.3..............................
コンピュータ概論
5.1 VBA VBA Check Point 1. 2. 5.1.1 ( bug : ) (debug) On Error On Error On Error GoTo line < line > 5.1.1 < line > Cells(i, j) i, j 5.1.1 MsgBox Err.Description Err1: GoTo 0 74 Visual Basic VBA VBA Project
untitled
1 CMOS 0.35um CMOS, 3V CMOS 2 RF CMOS RF CMOS RF CMOS RFCMOS (ADC Fabless 3 RF CMOS 1990 Abidi (UCLA): Fabless RF CMOS CMOS 90% 4 5 f T [GHz] 450 400 350 300 250 200 150 Technology loadmap L[nm] f T [GHz]
+1 3 JKL F7 F6 +1 3 JKL SIMUL VIEW INST 9-16 DRUM 3 / 11 TRIG LIST 4 / 12 SAMPLE 5 / 13 OTHERS 6 / 14 7 / 15 PERFORM 1 / 9 VOICE 2 / 10 STEREO 8 / 16 OTHERS 6 / 14 DISK F1 DISK F1 SHIFT F5 DISK F1
回路設計 WEBラボ:10ビットのプチDACをRTLで動かしてみる（おまけソースつき）
10 ビットのプチ DAC を RTL で動かしてみる ( おまけソースつき ) 著者 : 石井聡 はじめに このところ デジタル コンサート ホール というもので楽しみ始めました ( 音だけで楽しんでいます ) チケット購入は週間視聴コースからで PayPal でも決済できます http://www.digitalconcerthall.com/ さて AD5611 という 10bit DAC があります
液晶プロジェクター CP-S317J/X327J 取扱説明書
CP-S317/CP-X327/CP-X328 STANDBY/ON VIDEO RGB SEARCH ASPECT MAGNIFY ON OFF FREEZE POSITION ESC HOME END PAGE DOWN ENTER AUTO PAGE UP BLANK VOLUME MUTE KEYSTONE MENU RESET TANDBY/ON INPUT KEYSTONE RESET
HardCopy IIIデバイスの外部メモリ・インタフェース
7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy
ワードプロセッシングについて
Word Word ONOFF (U)(P) ******** 1 OS Windows2000 Windows2000 (U) OK 2 Windows 3 Word 1) 2) (F)(O) A() FD(A) Word 4 1) / > < *.? " : ; 2) SAMPLE2 A SAMPLE2 5 .doc 6 Alt f6f9 7 + 8 ) 2) 9 1) 2) 1) 10 2)
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress
HW-Slides-05.ppt
ハードウェア実験 組み込みシステム入門第 5 回 2012 年 10 月 18 日 順序論理回路の実験 このスライドの ゲートの動作記述の部分は 藤井先生のスライドから多くをいただいています 藤井先生に慎んでお礼申し上げます 2 今日の内容! 以下の論理回路を動作させる 1. D フリップフロップ回路 2. 4 進カウンタ回路 ( 同期式 ) 3. 10 進カウンタ回路! シフトレジスタを作成して